JPS61101120A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61101120A JPS61101120A JP59222191A JP22219184A JPS61101120A JP S61101120 A JPS61101120 A JP S61101120A JP 59222191 A JP59222191 A JP 59222191A JP 22219184 A JP22219184 A JP 22219184A JP S61101120 A JPS61101120 A JP S61101120A
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- JP
- Japan
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- capacitor
- circuit
- timing
- voltage
- channel
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、オートクリア回路を内蔵する半導体集積回路装置に
利用して有効な技術に関するものである。
ば、オートクリア回路を内蔵する半導体集積回路装置に
利用して有効な技術に関するものである。
フリップフロップ回路等の記憶回路を有する各種情報処
理装置においては、電源投入時に上記記１、す回路がい
ずれの値に安定するか不定であるため、まずこれらの記
憶回路を初期状態に設定（クリア）してからその動作を
行わせる必要がある。
理装置においては、電源投入時に上記記１、す回路がい
ずれの値に安定するか不定であるため、まずこれらの記
憶回路を初期状態に設定（クリア）してからその動作を
行わせる必要がある。
上記クリア動作を内部回路によって自動的に行わせる方
法として、例えば時定数回路を用いる方法が考えられる
。しかしながら、半導体集積回路装置内において形成さ
れる回路素子は、その特性のバラツキが比較的大きいの
で、安定性に欠けるという問題がある。そこで、本願出
願人においては、先にキャパシタのチャージシェアを利
用したオートクリア回路を提案した（特開昭５３−１４
４３７６号公報参照）。
法として、例えば時定数回路を用いる方法が考えられる
。しかしながら、半導体集積回路装置内において形成さ
れる回路素子は、その特性のバラツキが比較的大きいの
で、安定性に欠けるという問題がある。そこで、本願出
願人においては、先にキャパシタのチャージシェアを利
用したオートクリア回路を提案した（特開昭５３−１４
４３７６号公報参照）。
ところで、マイクロコンピュータシステムにあっては、
複数の半導体集積回路装置によって１つのｔｎ報処理シ
ステムが構成される。この場合、マイクロプロセッサか
らの指示に従って専用の情報処理を行うような半導体集
積回路装置、例えばマイクロコンピュータ機能を持つ液
晶表示制御装置にあっては、そのクリア動作のタイミン
グは、マイクロプロセッサの動作タイミングに合わせる
必要がある。例えば、その電源投入によって一義的に発
生するクリア信号のみによってオートクリア動作を行な
わせると、そのクリア動作期間中にマイクロプロセッサ
からのデータが供給されてしまう等の問題が生じる。
複数の半導体集積回路装置によって１つのｔｎ報処理シ
ステムが構成される。この場合、マイクロプロセッサか
らの指示に従って専用の情報処理を行うような半導体集
積回路装置、例えばマイクロコンピュータ機能を持つ液
晶表示制御装置にあっては、そのクリア動作のタイミン
グは、マイクロプロセッサの動作タイミングに合わせる
必要がある。例えば、その電源投入によって一義的に発
生するクリア信号のみによってオートクリア動作を行な
わせると、そのクリア動作期間中にマイクロプロセッサ
からのデータが供給されてしまう等の問題が生じる。
この発明の目的は、外部からのタイミング信号に従って
動作するオートクリア回路を備えた半導体某積回路装ば
を提供することにある。
動作するオートクリア回路を備えた半導体某積回路装ば
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、互いに重なり合うことがなく、位相の異なる
外部から供給される２つのタイミング信号により動作す
るプリチャージＭ ＯＳ Ｆ Ｅ Ｔ及びこのプリチャ
ージＭＯＳＦＥＴによってチャージアップされたキャパ
シタの電荷を別のキャパシタに移送するＭ ＯＳ Ｆ
Ｅ Ｔからなるチャージシェア回路を用いて、オートク
リア信号を形成するものである。
外部から供給される２つのタイミング信号により動作す
るプリチャージＭ ＯＳ Ｆ Ｅ Ｔ及びこのプリチャ
ージＭＯＳＦＥＴによってチャージアップされたキャパ
シタの電荷を別のキャパシタに移送するＭ ＯＳ Ｆ
Ｅ Ｔからなるチャージシェア回路を用いて、オートク
リア信号を形成するものである。
〔実施例１〕
第１図には、この発明に係る半導体集積回路装置に内蔵
されるオートクリア回路の一実施例の回路図が示されて
いる。特に制限されないが、同図の各回路素子は、公知
のＣＭＯ３（相補型ＭＯ５）集積回路の製造技術によっ
て、１個の単結晶シリコンのような半導体基板上におい
て形成される。
されるオートクリア回路の一実施例の回路図が示されて
いる。特に制限されないが、同図の各回路素子は、公知
のＣＭＯ３（相補型ＭＯ５）集積回路の製造技術によっ
て、１個の単結晶シリコンのような半導体基板上におい
て形成される。
同図において、ソース・ドレイン間に直線が付加された
ＭＯＳ Ｆ ＥＴはＰチャンネル型である。
ＭＯＳ Ｆ ＥＴはＰチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレ・イン領域との
間の４：導体基板表面に薄いＩ７さのゲー（・絶縁膜を
介して形成されたポリシリコンからなるようなゲート電
■スから構成される。ＮチャンネルＭＯＳＦＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。
からなる半導体基板に形成される。ＰチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレ・イン領域との
間の４：導体基板表面に薄いＩ７さのゲー（・絶縁膜を
介して形成されたポリシリコンからなるようなゲート電
■スから構成される。ＮチャンネルＭＯＳＦＥＴは、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。
これによって、単導体基板は、その上に形成された迄数
のＰチャンネル）、（ＯＳ Ｆ Ｅ Ｔの共通の基板ケ
・−１−を構成する。Ｐ型つェル＠域は、その上に形成
されたｒくチャンネル）、４０５ Ｆ Ｅ Ｔの４ Ｅ
’ｙ’ −トを（・３成する。、家だ、この実施例に
おいては、負の゛心蒜ＱＦｘ ’／ ｃｃ（−）が用い
られる。これにより、上記Ｎ型基板には回路の接地電位
のようなバイアス電圧がｉ′：、：えられ、Ｐ型ウェル
領域には上記電源電圧’／ＣＣ（）が供給される。
のＰチャンネル）、（ＯＳ Ｆ Ｅ Ｔの共通の基板ケ
・−１−を構成する。Ｐ型つェル＠域は、その上に形成
されたｒくチャンネル）、４０５ Ｆ Ｅ Ｔの４ Ｅ
’ｙ’ −トを（・３成する。、家だ、この実施例に
おいては、負の゛心蒜ＱＦｘ ’／ ｃｃ（−）が用い
られる。これにより、上記Ｎ型基板には回路の接地電位
のようなバイアス電圧がｉ′：、：えられ、Ｐ型ウェル
領域には上記電源電圧’／ＣＣ（）が供給される。
ＮチャンネルＭＯＳ Ｆ Ｆ、Ｔににり構成されたプリ
チャージＭＯＳＦＥＴＱＩは、外部端子Ｐ１から供給さ
れたタイミング信号φ１に従ってオン状態にされ、キャ
パシタＣ１を電源電圧Ｖｃｃにプリチャージする。この
キャパシタＣ１とキャパシタＣ２との間には、Ｎチャン
ネルＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴ
Ｑ２は、外部端子Ｐ２から供給されたタイミング信号ψ
２に従ってオン状態にされ、上記キャパシタＣ１とキャ
パシタＣ２を並列形態に接続させることによって、その
電荷移送（チャージシェア）を行わせる。
チャージＭＯＳＦＥＴＱＩは、外部端子Ｐ１から供給さ
れたタイミング信号φ１に従ってオン状態にされ、キャ
パシタＣ１を電源電圧Ｖｃｃにプリチャージする。この
キャパシタＣ１とキャパシタＣ２との間には、Ｎチャン
ネルＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴ
Ｑ２は、外部端子Ｐ２から供給されたタイミング信号ψ
２に従ってオン状態にされ、上記キャパシタＣ１とキャ
パシタＣ２を並列形態に接続させることによって、その
電荷移送（チャージシェア）を行わせる。
このキャパシタＣ２に蓄積された電荷によって形成され
た電圧信号Ｎ１は、ＣＭＯＳインバータ回路ＩＶの入力
に供給される。このＣＭＯＳインバータ回路ＥＶは、そ
のロジンクスレンショルト電圧ＶＬを基準電圧とする電
圧検出動作を行うものである。このインバータ回路ＩＶ
の出力から、図示しいな内部回路に供給されるオートク
リア信号ＡＣＬが送出される。なお、上記キャパシタＣ
２と電源電圧Ｖｃｃとの間には、グイオート形態にされ
たＰチャンネルＭＯ５ＦＥＴＱ３が設けられる。このＭ
ＯＳＦＥＴＱ３は、電源遮断時に、上記キャパシタＣ２
に蓄積された電荷によって形成された負電圧によりオン
状態にされることにより、上記キャパシタＣ２の電荷を
放電させる。
た電圧信号Ｎ１は、ＣＭＯＳインバータ回路ＩＶの入力
に供給される。このＣＭＯＳインバータ回路ＥＶは、そ
のロジンクスレンショルト電圧ＶＬを基準電圧とする電
圧検出動作を行うものである。このインバータ回路ＩＶ
の出力から、図示しいな内部回路に供給されるオートク
リア信号ＡＣＬが送出される。なお、上記キャパシタＣ
２と電源電圧Ｖｃｃとの間には、グイオート形態にされ
たＰチャンネルＭＯ５ＦＥＴＱ３が設けられる。このＭ
ＯＳＦＥＴＱ３は、電源遮断時に、上記キャパシタＣ２
に蓄積された電荷によって形成された負電圧によりオン
状態にされることにより、上記キャパシタＣ２の電荷を
放電させる。
上記のオートクリア回路と図示しない内部回路からなる
半導体集積回路装置ＬＳＩは、特に制限されないが、Ｐ
ｔ１日立製作所昭和５７年９月発行「液晶駆動タイプ
ＬＣＤＩ ユーザーズマニアル」によって示されたよ
うな１チツプのマイクロコンピュータ機能を利用して構
成された液晶制御駆動装置である。これによって制御さ
れる液晶表示装置は、マイクロコンピュータシステムに
おける表示装置を構成する。また、上記タイミング信号
φｌ、φ２は、上記液晶表示装置に表示させるべきデー
タを供給するマイクロプロセッサから供給される。
半導体集積回路装置ＬＳＩは、特に制限されないが、Ｐ
ｔ１日立製作所昭和５７年９月発行「液晶駆動タイプ
ＬＣＤＩ ユーザーズマニアル」によって示されたよ
うな１チツプのマイクロコンピュータ機能を利用して構
成された液晶制御駆動装置である。これによって制御さ
れる液晶表示装置は、マイクロコンピュータシステムに
おける表示装置を構成する。また、上記タイミング信号
φｌ、φ２は、上記液晶表示装置に表示させるべきデー
タを供給するマイクロプロセッサから供給される。
上記オートクリア回路の動作を第２図に示されたタイミ
ング図と、第３図に示された動作波形図とを参照して説
明する。
ング図と、第３図に示された動作波形図とを参照して説
明する。
タイミング信号φ１とφ２は、第２図に示すようにその
ハイレベル（回路の接地電位）が互いに重なり合うこと
が無く、且つ位相が異なるタイミング信号にされる。上
記タイミング信号φ１がハイレベルの時、Ｎチャンネル
ＭＯＳＦＥＴＱＩはオン状態にされて、キャパシタＣ１
を電源電圧■ＣＣレベルにプリチャージするいそして、
タイミング信号φ２がハイレベルの時に、Ｎチャンネル
ＭＯ５ＦＥＴＱ２はオフ状態にされ、上記キャパシタＣ
１の電荷をその容量比、及び両者の電荷量に従ってキャ
パシタＣ２に移送させる。このような動作の繰り返しに
よって、第３図のようにキャパシタＣ２の電圧Ｎ１は、
は＼階段波状に大きくされる。
ハイレベル（回路の接地電位）が互いに重なり合うこと
が無く、且つ位相が異なるタイミング信号にされる。上
記タイミング信号φ１がハイレベルの時、Ｎチャンネル
ＭＯＳＦＥＴＱＩはオン状態にされて、キャパシタＣ１
を電源電圧■ＣＣレベルにプリチャージするいそして、
タイミング信号φ２がハイレベルの時に、Ｎチャンネル
ＭＯ５ＦＥＴＱ２はオフ状態にされ、上記キャパシタＣ
１の電荷をその容量比、及び両者の電荷量に従ってキャ
パシタＣ２に移送させる。このような動作の繰り返しに
よって、第３図のようにキャパシタＣ２の電圧Ｎ１は、
は＼階段波状に大きくされる。
この時、インバータ回路ＩＶの出力信号（オートリファ
信号）ＡＣＬは、その電源電圧Ｖｃｃの立ち上がりに従
った負の電圧にされる。そして、上記キャパシタＣ２の
電圧がそのロジンクスレフショルド電圧ＶＬより大きく
なると、その出力信号を回路の接地電位のようなレベル
に反転させる。
信号）ＡＣＬは、その電源電圧Ｖｃｃの立ち上がりに従
った負の電圧にされる。そして、上記キャパシタＣ２の
電圧がそのロジンクスレフショルド電圧ＶＬより大きく
なると、その出力信号を回路の接地電位のようなレベル
に反転させる。
図示しない内部回路は、上記オートリファ信号ＡＣＬの
負レベルの期間において行われ、上記回路の接地電位の
ようなレベルにされた時、クリア解除状態にされる。
負レベルの期間において行われ、上記回路の接地電位の
ようなレベルにされた時、クリア解除状態にされる。
この実施例のオー１−クリア回路にあっては、キャパシ
タのチャージシェアを利用するものであるので、壮較的
小さな容量値のキャパシタによってタイミング信号φ１
とφ２の周期に従った一定のクリア時間を芝保すること
ができる。また、キャパシタの比によって、電荷移送量
が決定されるから、素子特性のバラツキに対して安定し
たクリア時間の設定を行うことができる。
タのチャージシェアを利用するものであるので、壮較的
小さな容量値のキャパシタによってタイミング信号φ１
とφ２の周期に従った一定のクリア時間を芝保すること
ができる。また、キャパシタの比によって、電荷移送量
が決定されるから、素子特性のバラツキに対して安定し
たクリア時間の設定を行うことができる。
〔実施例２〕
第２図には、この発明の他の一実施例の回路図が示され
ているう この実施１ダＪでは、上記第１図の実施例と同様なチ中
−シシェア回路によって形成された電圧Ｎ１が中間レベ
ルの時に、ＣＭＯ３回路に流れる貫通電流をｒｌす咳す
るため、次のような電圧検出回路が用いられる。上記キ
ャパシタＣ２に蓄積された電荷量に応じて形成された電
圧Ｎ１は、ＮチャンネルＭＯ５ＦＥＴＱ５とＰチャンネ
ル〜ｆＯｓＦＥＴＱ６のゲートに共通に供給される。上
記ＮチャンネルＭＯＳＦＥＴＱ５とｆ！ｆｉｆｉ圧Ｖｃ
ｃとの間には、そのソースとゲートとが共通接続された
ディブレフシ５ン型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、 、４
．が設けられるつこのディプレッション型ＭＯＳＦＥＴ
Ｑ４のコンダクタンスを比較的小さくすることによって
、上記ＮチャンネルＭＯＳＦＥＴＱ５とＰチャンネルＭ
ＯＳＦＥＴＱ６を通して流れる比較的大きな貫）■電流
を防止するものである。なお、この実施例において、Ｐ
チャンネルＭＯＳＦＥＴＱ６と回路の接地電位点との間
には、制御信号ＳＴＰによって制御されるＰチャンネル
ＭＯＳＦＥＴＱ７が設けられる。このＭＯ５ＦＥＴＱ７
は、上記制御信号ＳＴＰのハイレベル（回路の接地電位
）によってオフ状態にされた時、オートクリア動作を停
止伏恕にさせるものである。すなわち、上記制′ａ（８
号ＳＴＰのハイレベルによりロウレベルに同期し、てＡ
ＣＬがハイレベルよりロウしノベルに変化する。
ているう この実施１ダＪでは、上記第１図の実施例と同様なチ中
−シシェア回路によって形成された電圧Ｎ１が中間レベ
ルの時に、ＣＭＯ３回路に流れる貫通電流をｒｌす咳す
るため、次のような電圧検出回路が用いられる。上記キ
ャパシタＣ２に蓄積された電荷量に応じて形成された電
圧Ｎ１は、ＮチャンネルＭＯ５ＦＥＴＱ５とＰチャンネ
ル〜ｆＯｓＦＥＴＱ６のゲートに共通に供給される。上
記ＮチャンネルＭＯＳＦＥＴＱ５とｆ！ｆｉｆｉ圧Ｖｃ
ｃとの間には、そのソースとゲートとが共通接続された
ディブレフシ５ン型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、 、４
．が設けられるつこのディプレッション型ＭＯＳＦＥＴ
Ｑ４のコンダクタンスを比較的小さくすることによって
、上記ＮチャンネルＭＯＳＦＥＴＱ５とＰチャンネルＭ
ＯＳＦＥＴＱ６を通して流れる比較的大きな貫）■電流
を防止するものである。なお、この実施例において、Ｐ
チャンネルＭＯＳＦＥＴＱ６と回路の接地電位点との間
には、制御信号ＳＴＰによって制御されるＰチャンネル
ＭＯＳＦＥＴＱ７が設けられる。このＭＯ５ＦＥＴＱ７
は、上記制御信号ＳＴＰのハイレベル（回路の接地電位
）によってオフ状態にされた時、オートクリア動作を停
止伏恕にさせるものである。すなわち、上記制′ａ（８
号ＳＴＰのハイレベルによりロウレベルに同期し、てＡ
ＣＬがハイレベルよりロウしノベルに変化する。
また、上記電圧比較回路の出力は、ｃ ｘｒ ｏ ｓイ
ンハータ回路を構成するＮチャンネルＭＯＳＦＥＴＱＩ
ＯとＰチャンネルＭＯ５ＦＥＴＱＩ １を通して出力さ
れる。このインバータ回路の出力は、その入力と電＃電
圧Ｖｃｃとの間に設けられたＮチャンネルＭＯＳＦＥＴ
Ｑ９のゲートに帰還されることによってランチ回路を構
成する。すなわち、クリア期間中において、そのオート
クリア信号ＡＣＬのハイレベルによってＭＯＳＦＥＴＱ
９はオン状態にされるので、その入力をロウレベル（■
ｃｃ）に保持させるものである。上記クリア信号ＡＣＬ
は、また上記ＰチャンネルＭＯ５ＦＥＴＱ６に直列形態
にされたＰチャンネルＭＯＳ Ｆ ＥＴＱ８のゲートに
帰還される。これにより、クリア解除後にこのＭＯＳＦ
ＥＴＱＢはオン状態にされることによって、上記制御信
号ＳＴＰの入力を無効にするものである。
ンハータ回路を構成するＮチャンネルＭＯＳＦＥＴＱＩ
ＯとＰチャンネルＭＯ５ＦＥＴＱＩ １を通して出力さ
れる。このインバータ回路の出力は、その入力と電＃電
圧Ｖｃｃとの間に設けられたＮチャンネルＭＯＳＦＥＴ
Ｑ９のゲートに帰還されることによってランチ回路を構
成する。すなわち、クリア期間中において、そのオート
クリア信号ＡＣＬのハイレベルによってＭＯＳＦＥＴＱ
９はオン状態にされるので、その入力をロウレベル（■
ｃｃ）に保持させるものである。上記クリア信号ＡＣＬ
は、また上記ＰチャンネルＭＯ５ＦＥＴＱ６に直列形態
にされたＰチャンネルＭＯＳ Ｆ ＥＴＱ８のゲートに
帰還される。これにより、クリア解除後にこのＭＯＳＦ
ＥＴＱＢはオン状態にされることによって、上記制御信
号ＳＴＰの入力を無効にするものである。
〔実施例３〕
第５図には、この発明に係るオートクリア回路の更に他
の一実施例の回路図が示されている。
の一実施例の回路図が示されている。
この実施例では、電源電圧の立ち上がりが遅い時の誤動
作を防止するため、次のような電源電圧検出回路が付加
される。すなわち、電源電圧Ｖｃｃの立ち上がりが遅い
時には、上記一定のクリア動作のうち、電源電圧が内部
回路の下限動作電圧以下のもとでは実質的なりリア動作
を行わない。したがって、内部回路のクリア動作に必要
な時間確保がなされなくなってしまう。このような誤動
作を防止するため、上記キャパシタＣ１の電荷をキャパ
シタＣ２に８送させる八τ０３ＦＥ”ｌ’Ｑ２とキャパ
シタＣ３との間に、電圧検出回路の出力によって制御さ
れるＮチャンネルＭＯ５ＦＥＴＱ２０が設けられる。こ
れによって、Ｗ／Ｒ電圧が一定の小さなレベルの時には
、上記チャージシェア動作を１亭止させる。
作を防止するため、次のような電源電圧検出回路が付加
される。すなわち、電源電圧Ｖｃｃの立ち上がりが遅い
時には、上記一定のクリア動作のうち、電源電圧が内部
回路の下限動作電圧以下のもとでは実質的なりリア動作
を行わない。したがって、内部回路のクリア動作に必要
な時間確保がなされなくなってしまう。このような誤動
作を防止するため、上記キャパシタＣ１の電荷をキャパ
シタＣ２に８送させる八τ０３ＦＥ”ｌ’Ｑ２とキャパ
シタＣ３との間に、電圧検出回路の出力によって制御さ
れるＮチャンネルＭＯ５ＦＥＴＱ２０が設けられる。こ
れによって、Ｗ／Ｒ電圧が一定の小さなレベルの時には
、上記チャージシェア動作を１亭止させる。
このＭ ＯＳ Ｆ’ Ｅ Ｔ Ｑ ２０は、次の電圧検
圧回路の出力によって：！ｉ！ｊ御される。ダイオード
形態のＰチャンネルｐ、ｔ ＯＳ Ｆ Ｅ Ｔ ０．２
５を介して、電源電圧Ｖｃｃがそのしきい値電圧骨レベ
ルシフトされて、Ｐチャンネルｒ４０３ＦＥＴＱ２３の
ゲートにイ共給される。これによって、電源電圧ＶＣＣ
が約ＭＯＳＦＥＴＱ２５とＱ２３のしきい値電圧を越え
て大きくなった時に、このＭＯＳＦＥＴＱ２３は、オン
状態にされる。このＭＯＳＦＥＴＱ２３のドレインと、
電源電圧Ｖｃｃとの間には、ＮチャンネルＭＯＳＦＥＴ
Ｑ２２とＱ２１が直列形態に設けられる。ＭＯＳＦＥＴ
Ｑ２２のゲートには、上記キャパシタＣ３によって形成
された電圧Ｎ１が供給される。また、ＭＯＳＦＥＴＱ２
１は、ディプレッション型ＭＯ５ＦＥＴにより構成され
、そのゲートとソースが共通に電源電圧Ｖｃｃに結合さ
れる。
圧回路の出力によって：！ｉ！ｊ御される。ダイオード
形態のＰチャンネルｐ、ｔ ＯＳ Ｆ Ｅ Ｔ ０．２
５を介して、電源電圧Ｖｃｃがそのしきい値電圧骨レベ
ルシフトされて、Ｐチャンネルｒ４０３ＦＥＴＱ２３の
ゲートにイ共給される。これによって、電源電圧ＶＣＣ
が約ＭＯＳＦＥＴＱ２５とＱ２３のしきい値電圧を越え
て大きくなった時に、このＭＯＳＦＥＴＱ２３は、オン
状態にされる。このＭＯＳＦＥＴＱ２３のドレインと、
電源電圧Ｖｃｃとの間には、ＮチャンネルＭＯＳＦＥＴ
Ｑ２２とＱ２１が直列形態に設けられる。ＭＯＳＦＥＴ
Ｑ２２のゲートには、上記キャパシタＣ３によって形成
された電圧Ｎ１が供給される。また、ＭＯＳＦＥＴＱ２
１は、ディプレッション型ＭＯ５ＦＥＴにより構成され
、そのゲートとソースが共通に電源電圧Ｖｃｃに結合さ
れる。
これにより、電源投入直後においては、ＮチャンネルＭ
Ｏ５ＦＥＴＱ２０のゲートには、上記ディプレッション
型ＭＯＳＦＥＴＱ２１を通して負の電圧に立ち上がる電
源電圧Ｖｃｃが供給されるので、このＭＯＳＦＥＴＱ２
０はオフ状態にされる。この時に、上記キャパシタＣ３
によって形成される電圧Ｎ１はハイレベルであるので、
ＮチャンネルＭＯＳＦＥＴＱ２２はオフ状態にされてい
る。そして、電源電圧Ｖｃｃが上記ＭＯＳＦＥＴＱ２５
とＱ２３のしきい値電圧を越えて大きくなると、Ｐチャ
ンネルＭＯＳＦＥＴＱ２３はオン状態になる。
Ｏ５ＦＥＴＱ２０のゲートには、上記ディプレッション
型ＭＯＳＦＥＴＱ２１を通して負の電圧に立ち上がる電
源電圧Ｖｃｃが供給されるので、このＭＯＳＦＥＴＱ２
０はオフ状態にされる。この時に、上記キャパシタＣ３
によって形成される電圧Ｎ１はハイレベルであるので、
ＮチャンネルＭＯＳＦＥＴＱ２２はオフ状態にされてい
る。そして、電源電圧Ｖｃｃが上記ＭＯＳＦＥＴＱ２５
とＱ２３のしきい値電圧を越えて大きくなると、Ｐチャ
ンネルＭＯＳＦＥＴＱ２３はオン状態になる。
これによって、ＭＯＳＦＥＴＱ２０は、そのゲートに回
路の接地電位のようなハイレベルが供給されるのでオン
状態にされる。この後から、上記同様に夕・ｆミング信
号φ１とφ２によるキャパシタＣ１とＣ−２，Ｃ３のナ
ヤージシェア動作が開始される。この後、キャパシタＣ
３の電位Ｎ１がインバータ回１％ＩＶのロジンクスレッ
シヲルド電圧■［、を越えて食の電圧にされると、Ｎチ
ャンネルＭＯＳＦＥ’ｌ’Ｑ２２はオフ状態にされる。
路の接地電位のようなハイレベルが供給されるのでオン
状態にされる。この後から、上記同様に夕・ｆミング信
号φ１とφ２によるキャパシタＣ１とＣ−２，Ｃ３のナ
ヤージシェア動作が開始される。この後、キャパシタＣ
３の電位Ｎ１がインバータ回１％ＩＶのロジンクスレッ
シヲルド電圧■［、を越えて食の電圧にされると、Ｎチ
ャンネルＭＯＳＦＥ’ｌ’Ｑ２２はオフ状態にされる。
したがって、再び上記キャパシタＣＩと０２のチャージ
シェア動作が停止される。これにより、クリア解除後の
無駄な電流消費が抑えられるつ 〔効 果〕 ＋１１外部端子から供給されるタイミング信号によって
動作させられるチャージシェア回路によりクリア信号を
形成する。これにより、外部からのタイミング信号の周
期に従ってクリア動作期間の制御を行うことがきるとい
う効果が得られる。
シェア動作が停止される。これにより、クリア解除後の
無駄な電流消費が抑えられるつ 〔効 果〕 ＋１１外部端子から供給されるタイミング信号によって
動作させられるチャージシェア回路によりクリア信号を
形成する。これにより、外部からのタイミング信号の周
期に従ってクリア動作期間の制御を行うことがきるとい
う効果が得られる。
（２）上記（１）により、マイクロプロセッサ等の主装
置からの指示に従って動作する半導体集積回路装置にお
いては、主装置の動作に従ったクリア動作を行うことが
できるという効果が得られる。
置からの指示に従って動作する半導体集積回路装置にお
いては、主装置の動作に従ったクリア動作を行うことが
できるという効果が得られる。
（３）チャージシェアによって形成された電圧のレベル
検出を行うＣＭ ＯＳインバータ回路として、電流制限
用のインピーダンスを直列に接続することによって、オ
ートクリア動作時に大きな雪道電流が発生するのを防止
することができるという効果が得られる。
検出を行うＣＭ ＯＳインバータ回路として、電流制限
用のインピーダンスを直列に接続することによって、オ
ートクリア動作時に大きな雪道電流が発生するのを防止
することができるという効果が得られる。
（４）チャージシェア動作を電源電圧のレベル検出出力
により動作状態にさせることによって、内部回路を確実
にクリアさせることができるという効果が得られる。
により動作状態にさせることによって、内部回路を確実
にクリアさせることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チャージシェ
アによって形成された電圧レベルを検出する電圧検出回
路は、種々の実施形態を採ることができる。また、オー
トクリア回路を構成する各λ１０ Ｓ Ｆ ＥＴは、Ｎ
チャンネルｋｉ ＯＳ Ｆ Ｅ Ｔ又はＰチャンオルＭ
ＯＳ Ｆ Ｅ Ｔのみによって構成されるものであっ
てもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チャージシェ
アによって形成された電圧レベルを検出する電圧検出回
路は、種々の実施形態を採ることができる。また、オー
トクリア回路を構成する各λ１０ Ｓ Ｆ ＥＴは、Ｎ
チャンネルｋｉ ＯＳ Ｆ Ｅ Ｔ又はＰチャンオルＭ
ＯＳ Ｆ Ｅ Ｔのみによって構成されるものであっ
てもよい。
（利用分野〕
この発明は、外部の装Ｋからの指示に従った動作を行う
各種単導体集積！？ｌＪ路装置に広く利用できるもので
ある。
各種単導体集積！？ｌＪ路装置に広く利用できるもので
ある。
第１Ｆｌ！Ｉは、この発明に（系己オートクリア回路の
一実施例を示す回路図、 第２図は、その動作を説明するためのタイミングＶ、 ｆｉ３図は、その動作を説明すための波形図、第４図は
、この発明に１系るオートクリア回路の他の一実施例を
示す回路図、 第５図は、この発明に係るオートクリア回路の更に他の
一実施例を示す回路図である。 第１図 第４図 ψ２９１ 第５図 φ２φ１
一実施例を示す回路図、 第２図は、その動作を説明するためのタイミングＶ、 ｆｉ３図は、その動作を説明すための波形図、第４図は
、この発明に１系るオートクリア回路の他の一実施例を
示す回路図、 第５図は、この発明に係るオートクリア回路の更に他の
一実施例を示す回路図である。 第１図 第４図 ψ２９１ 第５図 φ２φ１
Claims (1)
- 【特許請求の範囲】 １、外部から供給される２つのタイミング信号のうち、
一方のタイミング信号に従って第１のキャパシタをプリ
チャージするプリチャージＭＯＳＦＥＴと、上記一方の
タイミング信号と互いに重なり合うことが無く位相の異
なる第２のタイミングに従って上記第１のキャパシタの
電荷を第２のキャパシタに移送させるスイッチＭＯＳＦ
ＥＴと、上記第２のキャパシタに蓄積による電圧を受け
、内部回路のクリア信号を形成する電圧検出回路とを含
むオートクリア回路を具備することを特徴とする半導体
集積回路装置。 ２、上記２つのタイミング信号は、マイクロプロセッサ
から供給されるものであり、上記オートクリア回路によ
ってクリア動作が行われる内部回路は、上記マイクロプ
ロセッサからの指示に従った動作を行うものであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222191A JPS61101120A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222191A JPS61101120A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101120A true JPS61101120A (ja) | 1986-05-20 |
Family
ID=16778576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222191A Pending JPS61101120A (ja) | 1984-10-24 | 1984-10-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008075795A (ja) * | 2006-09-22 | 2008-04-03 | Japan Aviation Electronics Industry Ltd | 吸盤シート |
-
1984
- 1984-10-24 JP JP59222191A patent/JPS61101120A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008075795A (ja) * | 2006-09-22 | 2008-04-03 | Japan Aviation Electronics Industry Ltd | 吸盤シート |
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