KR100262233B1 - 출력 버퍼 회로(Output buffer circuit) - Google Patents

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KR100262233B1
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마사유키 오하시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

출력 버퍼 회로는 전원선과 접지선 사이에 연결된 제1 및 제2출력 MOS 트랜지스터 쌍인 제1소자와; 전원 전압보다 높은 소정의 고전압까지 전원 전압을 승압하는 부스터 회로와; 부스터 회로의 출력측과 접지선 사이에서 직렬 연결된 n-채널 및 p-채널 MOS 트랜지스터 쌍으로 구성된 상보형 MOS 회로와; 제1논리 게이트로부터 논리 신호를 수신하는 제1논리 게이트의 출력측에 연결된 제1단자, 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 연결된 제2단자, 및 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로를 구비하며, 상기 레벨 시프터 회로는 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다.

Description

출력 버퍼 회로
제1도는 종래의 출력 버퍼 회로의 회로도.
제2도는 또 다른 종래의 출력 버퍼 회로의 회로도.
제3도는 본 발명에 따른 새로운 출력 버퍼 회로의 회도로.
제4도는 본 발명에 새로운 출력 버퍼 회로에 설치된 레벨 시프터 회로(level shifter circuit)의 회로도.
제5도는 본 발명에 따른 새로운 출력 버퍼 회로에 설치된 또 다른 레벨 시프터 회로의 회로도.
제6도는 본 발명에 따른 새로운 출력 버퍼 회로에 설치된 부스터 회로의 회로도.
제7도는 본 발명에 따른 새로운 출력 버퍼 회로의 각 점의 전압 레벨 파형도.
* 도면의 주요부분에 대한 부호의 설명
101 : 부스터 회로 102 : 제1의 NAND 게이트
103 : 제2의 NAND 게이트 104 : 레벨 시프터 회로
105 : p-채널 MOS 트랜지스터 106 : n-채널 MOS 트랜지스터
[발명의 배경]
본 발명은 반도체 집적 회로의 출력 버퍼 회로를 제공하는 것이다.
최근에는 4메가비트 내지 16메가비트의 범위의 캐패시턴스를 가진 반도체 메모리 장치를 구동하는데 사용되는 저전력 전압이 3.3V까지 감소되었다. 상기 저전력 전압의 감소로 2.4V의 소요 출력 전압을 얻기가 어렵게 되었다. 종래 기술에서 소요 출력 전압을 얻기 위해서는 고레벨의 전원 공급 전압을 출력 버퍼 회로의 출력 단자에 공급하는 스위칭 동작을 실행하는 MOS 트랜지스터의 게이트의 전압 레벨까지 승압(boost up)이 행해진다. 출력 전압을 승압하기 위해 종래의 승압은 논리 게이트가 출력 버퍼 회로의 출력 단자로부터 고전압 레벨의 출력의 지시로서 논리 신호를 출력할 때만 승압을 행하는 캐패시터를 이용하였다. 승압 동작용 캐패시터는 고레벨과 저레벨 사이에서 논리 신호가 시프터되기 전에 충전 상태를 보여주도록 개시되기 때문에 출력 단자상에 나타나는 출력 전압의 승압을 얻기 위해 캐패시터의 챠지업을 위해 상당한 소요 시간이 필요하게 되어 출력 버퍼는 충분히 높은 출력 전압을 출력하기 위한 고속 출력 성능을 보여주지 못하게 된다.
종래의 출력 버퍼 회로의 회로 구성에 대해서 제1도를 참조하여 설명하기로 한다. 종래의 출력 버퍼 회로는 논리 게이트와 출력 단자(414)에 설치되어 전원 전압 Vcc를 공급하는 전원선과 접지 전압을 공급하는 접지선에 의해 바이어스 된다. 논리 회로의 출력단은 제1 및 제2의 NAND 게이트(401, 402)로 구성된다. 출력 버퍼 회로의 출력단은 제1 및 제2출력 n-채널 MOS 트랜지스터(412, 415)를 가지며, 제1출력 n-채널 MOS 트랜지스터(412)는 전원선과 출력 버퍼 회로의 출력 단자(414) 사이에 직렬로 설치된다. 제2출력 n-채널 MOS 트랜지스터(415)는 접지선과 출력 버퍼 회로의 출력 단자(414) 사이에 설치된다. 제1출력 n-채널 MOS 트랜지스터(412)는 제1의 NAND 게이트(401)에 의해서 공급된 디지털 신호와 연관된 스위칭 동작을 나타내고, 제2출력 n-채널 MOS 트랜지스터(415)는 제2의 NAND 게이트(402)에 의해서 공급된 디지털 신호와 연관된 스위칭 동작을 나타낸다. 제1의 NAND 게이트(401)는 2개의 입력 단자를 가지는데, 한 입력 단자는 디지털 신호 "OUTH"의 수신을 위한 단자이고, 또 다른 입력 단자는 출력 인에이블 신호 "OE"의 수신용 단자이다.
제2의 NAND 게이트(402)는 2개의 입력 단자를 가지는데, 한 단자는 디지털 신호 "OUTL"의 수신용 단자이고, 또 다른 단자는 출력 인에이블 신호 "OE"의 수신용 단자이다. 제2의 NAND 게이트(402)는 제2출력 n-채널 MOS 트랜지스터(415)의 게이트에 연결된 출력 단자를 가진 인버터(413)의 입력 단자에 연결된 출력 단자를 가진다. 제2출력 n-채널 MOS 트랜지스터(415)는 출력 버퍼 회로의 출력 단자(414)에 연결된 드레인과 접지선에 연결된 소스를 가진다. 제2의 NAND 게이트(402)의 출력 단자로부터의 논리 신호들은 인버터(413)에 의해서 반전된 다음 제2출력 n-채널 MOS 트랜지스터(415)의 게이트로 입력된다.
제1의 NAND 게이트(401)는 p-채널 및 n-채널 MOS 트랜지스터(403, 404)의 게이트에 연결되고 추가로 인버터(405)의 입력 단자에 연결된 출력 단자를 가진다. p-채널 MOS 트랜지스터(404)는 접지선에 연결되고 n-채널 MOS 트랜지스터(403)는 전원선에 연결된다. 상보형 MOS 회로의 출력 단자는 n-채널 MOS 트랜지스터(407)를 거쳐 제1출력 n-채널 MOS 트랜지스터(412)의 게이트에 연결된다. 제1의 NAND 게이트(401)의 출력 단자는 인버터(405)를 거쳐 지연 회로(406)에 연결된다. NAND 게이트(409)는 2개의 입력 단자를 가지는데, 한 단자는 지연 회로(406)의 출력 단자에 또 다른 입력 단자는 지연 회로(406)의 입력측에 각각 연결된다. NAND 게이트(409)의 출력 단자는 n-채널 MOS 트랜지스터(408)를 거쳐 n-채널 MOS 트랜지스터(407)의 게이트에 연결된다. n-채널 MOS 트랜지스터(408)의 게이트는 전원선에 연결된다. NAND 게이트(409)의 출력 단자는 캐패시터(411)를 거쳐 제1출력 n-채널 MOS 트랜지스터(412)의 게이트에 연결된 출력 단자를 가진 인버터(410)의 입력 단자에 연결된다.
NAND 게이트(40)가 고레벨의 신호를 출력할 때, p-채널 MOS 트랜지스터(403)는 턴오프하고 n-채널 MOS 트랜지스터(404)는 턴온하므로써 접지 전압이 n-채널 MOS 트랜지스터(404)를 거쳐 n-채널 MOS 트랜지스터(407)에 공급된다. 저 레벨의 신호 또한 인버터(405)에 공급되고 인버터(405)에 의해 고레벨의 신호로 변환된다. 고레벨의 신호는 시간 지연된 고레벨의 신호를 공급하는 지연 회로(406)에 공급된다. 시간 지연된 고레벨의 신호는 NAND 게이트(409)의 입력 단자에 공급된다. 시간 지연이 없는 고레벨의 신호는 또한 NAND 게이트(409)에 공급된다. 초기 지속 기간 동안 NAND 게이트(409)는 고레벨 신호를 출력하고 이어서 저레벨 신호를 출력한다. 초기 지속 기간 동안 고레벨 신호가 인버터(410)로 입력된 다음 캐패시터(411)에 인가되는 저레벨 신호로 변환된다. 그러나, 이어진 지속 기간 동안, NAND 게이트(409)는 n-채널 MOS 트랜지스터(408)를 통해 n-채널 MOS 트랜지스터(407)의 게이트로 공급되는 저레벨 신호를 출력함으로써 n-채널 MOS 트랜지스터(407)는 턴오프한다. 한편, 저레벨 신호는 인버터(410)에 공급된 다음 캐패시터(411)와 함께 인가되는 고레벨 신호로 변환된다. 그 결과, 캐패시터(411)는 충전되어, n-채널 MOS 트랜지스터(412)는 오프 상태로 된다. 제1출력 n-채널 MOS 트랜지스터(412)의 게이트는 상당히 시간 지연되어 충전된 다음 턴온함으로써 전원 전압은 현저한 시간 지연이 나타난다. 이것은 고전압 레벨을 승압하기 위해 캐패시터를 이용하는 출력 버퍼가 응답 시간 지연을 초래함을 의미한다.
제2도에는 또다른 종래의 출력 버퍼 회로가 도시된다. 또 다른 종래의 출력 버퍼 회로는 제1 및 제2의 NAND 게이트(501, 502)인 논리 게이트와 출력 단자(516) 사이에 설치된다. 제1 및 제2출력 n-출력 MOS 트랜지스터(515, 517)는 전원선과 접지선 사이에 설치된다. 제1의 n-채널 MOS 트랜지스터(515)는 전원선 Vcc와 출력 단자(516) 사이에 연결되고, 제2의 n-채널 MOS 트랜지스터(517)는 접지선과 출력 단자(516) 사이에 연결된다. 제2출력 n-채널 MOS 트랜지스터(517)의 게이트는 인버터(514)를 거쳐 제2의 NAND 게이트(502)에 연결된다. 제1출력 n-채널 MOS 트랜지스터(515)의 게이트는 상보형 MOS 회로를 거쳐 제1의 NAND 게이트(501)에 연결되는데, 상보형 MOS 회로는 p-채널 및 n-채널 트랜지스터(512, 513)로 구성된다. n-채널 MOS 트랜지스터(513)는 접지선에 연결되고, p-채널 MOS 트랜지스터(512)는 n-채널 MOS 트랜지스터(508)를 거쳐 전원선에 연결된다. n-채널 MOS 트랜지스터(512)는 또한 캐패시터(511)를 거쳐 p-채널 및 n-채널 MOS 트랜지스터(509, 510)로 구성된 상보형 MOS 회로의 출력측에 연결된다. 상보형 MOS 회로의 입력 단자는 제1의 NAND 게이트(501)의 출력 단자에 연결되고, 캐패시터(505)와 n-채널 MOS 트랜지스터(503, 504)를 거쳐 전원선 Vcc에 연결된다. n-채널 MOS 트랜지스터는 다이오드 접속을 가지는데, 게이트들이 드레인측에 각각 연결되고 있다. n-채널 MOS 트랜지스터(504)의 드레인은 n-채널 MOS 트랜지스터(508)의 게이트에 연결되고, n-채널 MOS 트랜지스터(507)는 전원선과 n-채널 MOS 트랜지스터(508)의 게이트 사이에 연결되며 n-채널 MOS 트랜지스터(508)의 드레인에는 n-채널 MOS 트랜지스터(507)의 게이트가 연결되고, 전원선과 n-채널 MOS 트랜지스터(508)의 게이트 사이에는 n-채널 MOS 트랜지스터(506)가 연결되며, 전원선 Vcc에는 n-채널 MOS 트랜지스터(506)의 게이트가 연결된다.
상기한 두 종래의 출력 버퍼 회로들은 다음과 같은 단점을 가진다. 즉, 출력 MOS 트랜지스터의 게이티의 승압 동작은 전원 전압까지 게이트의 동작을 챠지업한 후에 시작되며, 승압 동작은 큰 시간 지연과 함께 완료된다. 승압 동작의 개시 타이밍이 필요한 시간보다 일찍 설정되면, 이는 불충분한 전압 레벨의 승압을 초래함으로써 출력 n-채널 MOS 트랜지스터는 전원 전압에서 소정의 전압 강하를 제공한다. 그러므로 상기 두 종래의 출력 버퍼는 고속 응답의 요건과, 전원선 및 출력 버퍼 회로의 출력 단자 사이에 연결된 출력 MOS 트랜지스터의 게이트에 인가된 충분히 큰 구동 전압 레벨의 요건을 만족하지 못한다. 이러한 이유로 고속 응답의 요건과 전원선 및 출력 버퍼 회로의 출력 단자 사이에 연력된 출력 MOS 트랜지스터에 인가된 충분히 큰 구동 전압 레벨의 요건을 만족할 수 있는 새로운 출력 버퍼 회로의 개발이 필요케 되었다.
[발명의 개요]
따라서, 본 발명의 목적은 상술한 종래 기술의 문제점이 없는 새로운 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 새로운 출력 버퍼 회로의 입력측에 연결된 논리 게이트의 논리 신호에 따라 동작을 펌프하는데 사용되는 어떤 캐패시터도 갖지 않는 새로운 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 매우 고속으로 동작하는 새로운 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 비교적 간단한 회로 구성을 가진 새로운 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 새로운 출력 버퍼 회로를 형성하기 위해 사용되는 마스크의 크기가 축소된 새로운 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 현저하게 감소된 전력 소모를 나타내는 새로운 출력 버퍼 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 노이즈에 의한 스큐(skew)로 야기된 스위칭 트랜지스터의 게이트에서 불충분한 챠지가 없는 새로운 출력 버퍼를 제공하는 것이다.
본 발명의 상기 목적, 특징 및 이점 등은 다음의 설명으로부터 분명해질 것이다.
본 발명은 논리 게이트의 출력측과, 논리 게이트로부터의 논리 신호에 따른 제1출력 MOS 트랜지스터의 게이트를 구동하는 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결되는 새로운 드라이버 회로를 제공한다. 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로의 형태로서, 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 출력 버퍼 회로의 출력 단자 사이에 설치되며, 제2출력 MOS 트랜지스터는 출력 단자와 접지 전위가 공급되는 접지선 사이에 설치된다. 제2출력 MOS 트랜지스터는 다른 논리 게이트로부터의 다른 논리 신호에 따라서 구동된다.
상기 드라이버 회로는 전원 전압보다 높은 소정의 고전압까지 전원 전압을 승압하기 위한 부스터 회로인 제1소자와; 부스터 회로의 출력측과 접지선 사이에서 직렬로 연결되는 n-채널 및 p-채널 MOS 트랜지스터의 쌍으로 구성된 상보형 MOS 회로인 제2소자와; 논리 게이트로부터 논리 신호를 수신하는 논리 게이트의 출력측에 연결된 제1단자, 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 연결되 제2단자, 및 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로인 제3소자를 구비하며, 상기 부스터 회로는 논리 게이트로부터의 논리 신호와는 무관하게 소정의 고전압으로 출력을 유지시키고, 상보형 MOS 회로는 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자를 가진다. 레벨 시프터 회로는 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다.
본 발명은 또한 제1 및 제2출력 MOS 트랜지스터 쌍인 제1소자와; 전원 전압보다 높은 소정의 고전압까지 전원 전압을 승압하는 부스터 회로인 제2소자와; 부스터 회로의 출력측과 접지선 사이에서 직렬 연결된 n-채널 및 p-채널 MOS 트랜지스터 쌍으로 구성된 상보형 MOS 회로인 제3소자와; 제1논리 게이트로부터 논리 신호를 수신하는 제1논리 게이트의 출력측에 연결된 제1단자, 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 연결된 제2단자, 및 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로인 제4소자를 구비하며, 상기 제1출력 MOS 트랜지스터는 전원 전압을 공급하는 전원선에 연결된 소스, 출력 단자에 연결된 드레인 및 게이트를 가지면, 제2출력 MOS 트랜지스터는 접지 전압이 공급되는 접지선에 연결된 소스, 출력 단자에 연결된 드레인, 및 게이트를 가지고, 상기 상보형 MOS 회로는 제1출력 MOS 트랜지스터의 연결된 출력 단자를 가지며, 상기 부스터 회로는 출력을 소정의 고전압으로 유지한다. 상기 레벨 시프터 회로는 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다. 인버터 논리 회로는 제2출력 MOS 트랜지스터의 게이트에 연결된 출력 단자와 제2논리 게이트에 연결된 입력 단자를 가진다.
본 발명은 또한 논리 게이트의 출력측과 논리 게이트로부터의 논리 신호에 따라 제1출력 MOS 트랜지스터의 게이트를 구동하는 제2출력 MOS 트랜지스터와 쌍이 되는 제1출력 MOS 트랜지스터의 게이트 사이에 연결된 드라이버 회로를 제공한다. 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로의 형태이다. 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 출력 버퍼 회로의 출력 단자 사이에 설치되고, 제2출력 MOS 트랜지스터는 출력 단자와 접지 전위가 공급되는 접지선 사이에 설치된다. 제2출력 MOS 트랜지스터는 다른 논리 게이트로부터의 다른 논리 신호를 따라 구동된다. 드라이버 회로는 전원 전압보다 높은 소정의 고전압까지 전원전압을 승압하는 부스트 회로인 제1소자와; 부스터 회로의 출력측과 접지 전위가 공급되는 접지선 사이에 연결된 스위칭 회로인 제2소자와; 논리 게이트로부터 논리 신호를 수신하는 논리 게이트의 출력측에 연결된 제1단자와, 스위칭 회로의 입력 단자에 연결된 제2단자와, 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로인 제3소자를 구비하며, 상기 부스터 회로는 논리 게이트로부터의 논리 신호와는 무관하게 소정의 고전압으로 출력을 유지시키며, 상기 스위칭 회로는 제1출력 MOS 트랜지스터의 게이트에 소정의 고전압 또는 접지 전압을 공급하도록 스위칭 회로가 스위칭 동작을 수행함에 따라 스위칭 제어 신호를 수신하는 입력 단자를 가진다. 레벨 시프터 회로는 스위칭 회로의 입력 단자에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다.
본 발명은 논리 게이트의 출력측과 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결된 논리 게이트로부터의 논리 신호에 따라 제1출력 MOS 트랜지스터의 게이트를 구동하는 새로운 드라이버 회로를 제공한다. 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로의 형태로서 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 출력 버퍼 회로의 출력 단자 사이에 설치되고, 제2출력 MOS 트랜지스터는 출력 단자와 접지 전위가 공급되는 접지선 사이에 설치된다. 제2출력 MOS 트랜지스터는 다른 논리 게이트로부터의 다른 논리 신호에 따라서 구동된다. 상기 드라이버 회로는 다음의 소자로 구성된다. 즉, 전원 전압 보다 높은 소정의 고전압까지 전원 전압 승압하는 부스터 회로인 제1소자와; 부스터 회로의 출력측과 접지 전위가 공급되는 접지선 사이에 직렬 연결된 n-채널 및 p-채널의 MOS 트랜지스터 쌍으로 이루어진 상보형 MOS 회로인 제2소자와; 논리 게이트로부터 논리 신호를 수신하는 논리 게이트의 출력측에 연결된 제1단자와, 스위칭 회로의 입력 단자에 연결된 제2단자와, 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로인 제3소자를 구비하며, 상기 부스터 회로는 논리 게이트로부터의 논리 신호와 무관하게 소정의 고전압으로 출력을 유지시키며, 상기 상보형 MOS 회로는 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자를 가지면, 레벨 시프터 회로는 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다.
p-채널 MOS 트랜지스터는 부스터 회로의 출력측에 연결된 소스와 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자에 연결된 드레인을 가지며 n-채널 MOS 트랜지스터는 접지선에 연결된 소스와 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자에 연결된 드레인을 가진다.
실용상, 레벨 시프터 회로는 다음의 소자들로 구성될 수 있다. 즉, 레벨 시프터 회로의 제2단자에 연결된 게이트, 레벨 시프터 회로의 제3단자에 연결된 소스, 및 드레인을 가진 제1의 p-채널 MOS 트랜지스터와; 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 레벨 시프터 회로의 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제1단자와 연결된 게이트 제2의 p-채널 MOS 트랜지스터의 게이트에 연결된 드레인 및 접지선과 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 드레인에 연결된 제1의 n-채널 MOS 트랜지스터와; 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 접지선에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제3단자에 연결된 입력 단자와 제2 n-채널 MOS 트랜지스터의 게이트에 연결된 출력 단자를 가진 인버터 논리 회로로 구성 가능하다.
대안으로, 레벨 시프터 회로는 다음의 소자들올 포함할 수 있다. 레벨 시프터 회로의 제2단자에 연결된 게이트, 레벨 시프터 회로의 제3단자에 연걸된 소스 및 드레인을 가진 제1의 p-채널 MOS 트랜지스터와; 제1의 p-채널 M0S 트랜지스터의 드레인에 연결된 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 레벨 시프터 회로의 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제1단자에 연결된 게이트, 제2의 p-채널 MOS 트랜지스터의 게이트에 연결된 드레인 및 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 드레인 및 접지선에 연결된 소스를 가진 제1의 n-채널 MOS 트랜지스터와; 전원선에 연졀된 게이트, 레벨 시프터 회로의 제1단자에 연결된 드레인 및 레벨 시프터 회로의 제2단자에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터로 구성 가능하다.
제1출력 M0S 트랜지스터는 전원선에 연결된 소스, 출력 단자에 연결된 소스 및 레벨 시프터 회로의 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터로 구성 가능하며, 제2출력 MOS 트랜지스터는 접치선에 연결된 소스, 출력 단차에 연결된 소스 및 레벨 시프터 회로의 제2단자에 연걸된 게이트를 가진 n-채널 MOS 트랜지스터로 구성 가능하다.
본 발명은 또한 제1 및 제2출력 MOS 트랜지스터쌍인 제1소자와; 전원 전압보다 높은 소정의 고전압까지 전원 전압을 승압하는 부스터 회로인 제2소자와; 부스터 회로의 출력측과 접지선 사이에서 직렬 연결된 n-채널 및 p-채널 MOS 트랜지스터쌍으로 구성된 상보형 MOS 회로인 제3소자와; 제1논리 게이트로부터 논리 신호를 수신하는 제1논리 게이트의 출력측에 연결된 제1단자, 상보형 MOS 회로의 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 연결된 제2단자, 및, 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로인 제4소자를 구비하며, 상기 제1출력 MOS 트랜지스터는 전원 전압을 공급하는 전원선에 연결된 소스, 출력 단자에 연결된 드레인 및 게이트를 가지며, 제2출력 MOS 트랜지스터는 겁지 전압이 공급되는 접지선에 연결된 소스, 출력 단자에 연결된 드레인, 및 게이트를 가지고, 상기 상보형 MOS 회로는 제1출력 MOS 트랜지스터의 연결된 출력 단자를 가지며, 상기 부스터 회로는 출력을 소정의 고전압으로 유지한다. 상기 레벨 시프터 회로는 상보형 MOS 회로는 n-채널 및 p-채널 MOS 트랜지스터의 게이트에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다. 인버터 논리 회로는 제2출력 MOS 트랜지스터의 게이트에 연결된 출력 단자와 제2논리 게이트에 연결된 입력 단자를 가진다.
p-채널 MOS 트랜지스터는 부스터 회로의 출력측에 연결된 소스와 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자에 연결된 드레인을 가지며 n-채널 MOS 트랜지스터는 접지선에 연결된 소스와 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자에 연결된 드레인을 가지는 것이 바람직하다.
실용상, 레벨 시프터 회로는 다음의 소자들로 구성될 수 있다. 즉, 레벨 시프트 회로의 제2단자에 연결된 게이트, 레벨 시프터 회로의 제3단자에 연결된 소스, 및 드레인을 가진 제1의 p-채널 MOS 트랜지스터와; 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 레벨 시프터 회로의 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제1단자에 연결된 게이트 제2의 p-채널 MOS 트래지스터의 게이트에 연결된 드레인 및 접지선과 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 드레인에 연결된 제1의 n-채널 MOS 트랜지스터와; 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 접지선에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제3단자에 연결된 입력 단자와 제2의 n-채널 MOS 트랜지스터의 게이트에 연결된 출력 단자를 가진 인버터 논리 회로로 구성 가능하다.
대안으로 레벨 시프터 회로는 다음의 소자들을 포함할 수 있다. 레벨 시프터 회로의 제2단자에 연결된 게이트, 레벨 시프터 회로의 제3단자에 연결된 소스 및 드레인을 가진 제1의 p-채널 MOS 트랜지스터와; 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 레벨 시프터 회로의 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제1단자에 연결된 게이트, 제2의 p-채널 MOS 트랜지스터의 게이트에 연결된 드레인 및 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 드레인 및 접지선에 연결된 소스를 가진 제1의 n-채널 MOS 트랜지스터와; 전원선에 연결된 게이트, 레벨 시프터 회로의 제1단자에 연결된 드레인 및 레벨 시프터 회로의 제2단자에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터로 구성 가능하다.
제1 및 출력 MOS 트랜지스터는 n-채널 타입인 것이 바랍직하다.
본 발명은 또한 논리 게이트의 출력측과 논리 게이트로 부터의 논리 신호에 따라 제1출력 MOS 트랜지스터의 게이트를 구동하는 제2출력 MOS 트랜지스터와 쌍이 되는 제1출력 MOS 트랜지스터의 게이트 사이에 연결된 드라이버 회로를 제공한다. 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로의 형태이다. 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 출력 버퍼 회로의 출력 단자 사이에 설치되고, 제2출력 MOS 트랜지스터는 출력 단자와 접지 전위가 공급되는 접지선 사이에 설치된다. 제2출력 MOS 트랜지스터는 다른 논리 게이트로부터의 다른 논리 신호에 따라 구동된다. 드라이버 회로는 다음의 소자들을 포함하고 있다. 즉, 전원 전압보다 높은 소정의 고전압까지 전원 전압을 승압하는 부스트 회로인 제1소자와; 부스터 회로의 출력측과 접지 전위가 공급되는 접지선 사이에 연결된 스위칭 회로인 제2소자와; 논리 게이트로부터 논리 신호를 수신하는 논리 게이트의 출력측에 연결된 제1단자와, 스위칭 회로의 입력 단자에 연결된 제2단자와, 부스터 회로로부터 소정의 고전압을 수신하는 부스터 회로의 출력측에 연결된 제3단자를 가진 레벨 시프터 회로인 제3소자를 구비하며, 상기 부스터 회로는 논리 게이트르부터의 논리 신호와는 무관하게 소정의 고전압으로 출력을 유지시키며, 상기 스위칭 회로는 제1출력 MOS 트랜지스터의 게이트에 소정의 고전압 또는 접지 전압을 공급하도록 스위칭 회로가 스위칭 동작을 수행함에 따라 스위칭 제어 신호를 수신하는 입력 단자를 가진다.
상기 레벨 시프터 회로는 스위칭 회로의 입력 단자에 시프트업 신호를 공급하도록 소정의 고전압과 동일한 레벨까지 논리 게이트의 논리 신호를 시프트한다.
상기 스위칭 회로는 부스터 회로의 출력측과 접지선 사이에서 직렬 연결된 n-채널 및 p-채널 MOS 트랜지스터 쌍으로 이루어진 상보형 MOS 회로로 구성되는 것이 바람직하다.
p-채널 MOS 트랜지스터는 부스터 회로의 출력측에 연결된 소스와 제1출력 MOS 트랜지스터의 게이트에 연결된 출력 단자에 연결된 드레인을 가지며 n-채널 MOS 트랜지스터는 접지선에 연결된 소스와 제1 출력 MOS 트랜지스터의 게이트에 연결된 출력 단자에 연결된 드레인을 가진다.
실용상, 레벨 시프터 회로는 다음의 스텝들로 구성될 수 있다. 즉, 제1의 p-채널 MOS 트랜지스터는; 레벨 시프터 회로의 제2단자에 연결된 게이트, 레벨 시프터 회로의 제3단자에 연결된 소스, 및 드레인을 가지며, 제2의 p-채널 MOS 트랜지스터는 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 게이트, 제2단자에 연결된 드레인, 및 레벨 시프터 회로의 제3단자에 연결된 소스를 가지며, 제1의 n-채널 MOS 트랜지스터는; 레벨 시프터 회로의 제1단자에 연결된 게이트, 제2의 p-채널 MOS 트랜지스터의 게이트에 연결된 드레인 및 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 접지선과 드레인에 연결된 소스를 가지며, 제2의 n-채널 MOS 트랜지스터는; 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 접지선에 연결된 소스를 가지며, 인버터 논리 회로를 레벨 시프터 회로의 제3단자에 연결된 입력 단자와 제2의 n-채널 MOS 트랜지스터의 게이트에 연결된 출력단자를 가진다.
대안으로 레벨 시프트 회로는 다음의 소자들을 포함할 수 있다. 레벨 시프터 회로의 제2단자에 연결된 게이트, 레벨 시프트 회로의 제3단자에 연결된 소스 및 드레인을 가진 제1의 p-채널 MOS 트랜지스터와; 제1의 p-채널 MOS 트랜지스터의 드레인에 연결된 게이트, 레벨 시프터 회로의 제2단자에 연결된 드레인 및 레벨 시프터 회로의 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터와; 레벨 시프터 회로의 제1단자에 연결된 게이트, 제2의 p-채널 MOS 트랜지스터의 게이트에 연결된 드레인 및 제1의 p-채널 M0S 트랜지스터의 드레인에 연결된 드레인 및 점지선에 연결된 소스를 가진 제1의 n-채널 MOS 트랜지스터와; 전원선에 연결된 게이트, 레벨 시프터 회로의 제1단자에 연결된 드레인 및 레벨 시프터 회로의 제2단자에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터로 구성 가능하다.
제1출력 MOS 트랜지스터는 전원선에 연결된 소스, 출력 단자에 연결된 소스 및 레벨 시프터 회로의 제2단자에 연결된 게이트를 가진 n-채널 MQS 트랜지스터로 구성 가능하며, 제2출력 MOS 트랜지스터는 접지선에 연결된 소스, 출력 단자에 연결된 소스 및 레벨 시프터 회로의 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터로 구성 가능하다,
본 발명은 다음의 이점들을 제공한다. 새로운 출력 버퍼 회로에는 제1 및 제2의 NAND 게이트인 논리 게이트로부터 논리 신호들과는, 무관하게 승압 고전압을 공급하는 부스터 회로가 설치되고 전원전압보다 높은 고전압까지 전원전압을 시프트하는 레벨 시프터 회로가 설치되며, 고전압 VB는 상보형 MOS 회로의 입력측에 인가되므르써 p-채널 MOS 트랜지스터의 드레인은 고속의 스위칭 동작을 가능케 하도록 고전압이 인가된다. 부스터 회로는 상보형 MOS 회로의 p-채널 MOS 트랜지스터의 소스상에 인가된다. 상보형 MOS 회로의 p-채널 MOS 트랜지스터가 턴온되며, 제1출력 n-채널 MOS 트랜지스터의 게이트상에는 고전압이 인가되어 제1출력 n-채널 MOS 트랜지스터는 어느 정도의 전압강하도 없이 드레인 전극에 소스 전극의 전원전압을 전송함으로써 전원전압이 출력 버퍼 회로의 출력 단자상에 나타난다. 새로운 출력 버퍼 회로는 이 회로의 입력측에 연결된 논리 게이트의 논리 신호들에 따라서 동작을 펌프하기 위해 사용되는 어떤 캐패시터도 없다. 이로써 새로운 출력 버퍼 회로는 극단의 고속 동작을 나타내며, 비교적 간단한 회로 구성을 가질 수 있고, 새로운 출력 버퍼 회로를 형성하기 위해 사용되는 마스크의 크기를 축소할 수 있으며, 전력소모 또한 현저하게 저감되고, 노이즈에 의한 스큐에 의해 야기된 스위칭 트랜지스터의 게이트에서 불충분한 챠지가 없는 새로운 출력 버퍼 회로가 형성된다.
[양호한 실시예]
본 발명에 따른 새로운 출력 버퍼 회로의 제1실시예에 대해서 제3도를 참조하여 설명하기로 한다. 출력 버퍼 회로는 반도체 집적 회로상의 논리 게이트와 출력 단자(110)상에 나타나는 출력 신호의 레벨의 전압 강하를 방지하는 출력 단자 사이에 설치된다. 출력 버퍼 회로는 제1 및 제2출력 n-채널 MOS 트랜지스터(108, 109)가 전원 전압 Vcc이 인가된 전원선과 접지 전압을 가진 접지선 사이에 직렬 연결되도록 설치된 출력단을 가진다. 제1출력 n-채널 MOS 트랜지스터(108)는 전원선에 연결된 소스 전극, 출력 단자(110)에 연결된 드레인 전극 및 접지 전압과 전원 전압 이상의 소정의 고전압을 포함하는 논리 신호를 수신하는 게이트 전극을 가진다. 제2출력 n-채널 MOS 트랜지스터(109)는 접지선에 연결된 소스 전극, 출력 단자(110)에 연결된 제1출력 n-채널 MOS 트랜지스터의 드레인 전극에 연결된 드레인 전극 및 접지 전압 레벨과 전원 전압 레벨을 포함하는 논리 신호를 수신하는 게이트 전극을 가진다. 제1출력 n-채널 MOS 트랜지스터(108)의 게이트는 제1의 NAND 게이트(102)의 출력으로부터 드라이버 회로를 거쳐 공급된 논리 신호를 수신함으로써 제1출력 n-채널 MOS 트랜지스터(108)는 제1의 NAND 게이트(102)로부터의 논리 신호에 따라 스위칭 동작을 나타내고, 제2출력 n-채널 MOS 트렌지스터(109)의 게이트는 제2의 NAND 게이트(103)의 출력으로부터 인버터(107)를 거쳐 공급된 논리 신호들을 수신함으로써 제2출력 n-채널 MOS 트랜지스터(109)는 제2의 NAND 게이트(103)로부터의 논리 신호들에 따라서 스위칭 동작을 나타내고, 인버터(107)는 제2출력 MOS 트랜지스터(109)의 게이트에 연결된 출력 단자와 2개의 입력 단자, 즉 논리 신호 "OUTL"을 수신하는 단자와 출력 인에이블 신호 "OE"를 수신하는 단자를 가진다. 제2의 NAND 게이트(103)는 두 논리 신호 "OUTL"과 출력 인에이블 신호 "OE"가 하이 레벨일 때를 제외하곤 3.3V의 전원 전압에 대응하는 고레벨을 출력한다. 제1의 NAND 게이트(102)는 2개의 입력 단자를 가지는데, 논리 신호 "OUTH"를 수신하는 단자와, 출력 인에이블 신호 "OE"를 수신하는 단자를 가진다. 제1의 NAND 게이트는 두 논리 신호 "OUTL"과 출력 인에이블 신호 "OE"가 고논리 레벨일 때를 제외하곤 3.3V의 전원 전압에 대응하는 고레벨을 출력한다.
새로운 출력 버퍼 회로는 3.3V의 전원 전압이 인가되는 전원선과 OV의 접지 전압이 공급되는 접지선 사이에 설치된다. 부스터 회로(101)는 또한 4.9V의 고전압 VB로 출력 전압을 유지하도록 설계된다. 제1의 NAND 게이트(102)로부터 논리 신호를 수신하는 제1의 NAND 게이트(102)의 출력에 연결된 제1단자와, 부스터 회로(101)로부터 고전압 VB를 수신하는 부스터 회로(101)의 출력에 연결된 제2단자와, 전압 레벨의 출력 시프트업을 출력하는 단자로서 작용하는 제3단자를 가진 레벨 시프트 회로(104)가 설치된다. 레벨 시프터(104)가 접지 전압의 저레벨과 시프트업 고전압 4.9V의 고레벨을 포함하는 디지털 신호를 출력하도록 레벨 시프터 회로(104)의 제3단자가 수신하는 4.9V의 전압 레벨과 동일한 레벨로서 4.9V의 고전압 레벨까지 NAND 게이트(102)로부터 공급된 고레벨 논리 신호의 3,3V의 전압 레벨을 시프트하도록 레벨 시프터가 설계된다.
n-채널 및 p-채널 MOS 트랜지스터(105, 106)쌍으로 구성된 상보형 MOS 회로가 설치된다. 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)는 접지 전압의 저레벨과 시프트업 고전압 4.9V의 고레벨로 이루어진 디지털 신호를 수신하는 레벨 시프터 회로(104)의 제3단자에 연결된 게이트와, 4.9V의 일정한 고전압 VB를 수신하는 부스터 회로(101)의 출력 단자에 연결된 소스와, 제1출력 n-채널 MOS 트랜지 스터(108)의 게이트에 연결된 드레인을 가진다. 상보형 MOS 회로의 n-채널 MOS 트랜지스터(106)는 시프트업 고전압 4.9V의 고레벨과 접지 전압의 저레벨로 이루어진 디지털 신호를 수신하는 레벨 시프터 회로(104)의 제3단자에 연결된 게이트와, 접지 전압 0V를 수신하는 접지선에 연결된 소스와, 제1출력 n-채널 MOS 트랜지스터(108)의 게이트에 연결된 드레인을 가진다. 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)는 p-채널 MOS 트랜지스터(105)의 드레인에 인가된 전압과 같이 고레벨의 게이트 제어 신호를 수신함으로써 p-채널 M0S 트랜지스터(105)는 고속 스위칭 동작을 하며 소스 및 드레인 사이에서 전압 손실이 없다. 그 결과 p-채널 MOS 트랜지스터(105)의 소스상에 인가된 고전압 레벨 VB은 p-채널 MOS 트랜지스터(105)가 턴온될 때 부스터 회로(101)에 의해서 발생된 고전압 VB이 p-채널 MOS 트랜지스터(105)를 거쳐 제1출력 n-채널 MOS 트랜지스터(108)의 게이트로 전송되도록 전압 손실도 없이 드레인에 전송된다.
레벨 시프터 회로는 제4도에 도시한 회로 구성을 가진다. 레벨 시프터 회로(104)는 제1 및 제2의 p-채널 MOS 트랜지스터(201, 202)와 제1 및 제2의 n-채널 MOS 트랜지스터(203, 204)와 인버터(205)로 구성된다. 제1의 p-채널 MOS 트랜지스터(201)는 부스터 회로(101)의 출력 단자에 연결된 제3단자에 연결된 소스를 가지며, 소스는 일정 고전압 VB또는 4.9V를 유지한다. 제1의 p-채널 MOS 트랜지스터(201)는 제2의 p-채녈 MOS 트랜지스터(202)의 게이트에 연결된 드레인을 가진다. 제1의 p-채널 MOS 트랜지스터(201)는 제2의 p-채널 MOS 트랜지스터(202)의 드레인과 출력 단자로서 제2단자에 연결된 게이트를 가진다. 제 2의 p-채널 MOS 트랜지스터(202)는 부스터 희로(101)의 출력 단자에 연결된 제3단자에 연결된 소스를 가지며 소스는 일정 고전압 VB또는 4.9V를 유지한다. 제1의 n-채널 MOS 트랜지스터는 제1의 NAND 게이트로부터 공급된 논리 신호를 수신하는 제1단자에 연결된 게이트를 가진다. 제1의 n-채널 MOS 트랜지스터(203)는 접지 전압을 수신하기 위해 접지선에 연결된 소스와, 제2의 p-채널 MOS 트랜지스터(202)의 게이트와 제1의 p-채널 MOS 트랜지스터(201)의 드레인에 연결된 드레인을 가진다. 제2의 n-채널 MOS 트랜지스터(204)는 인버터(205)의 출력에 연결되어 인버터(205)로부터 출력 신호를 수신한다. 인버터(205)는 레벨 시프터 회로의 제1단자와 제1의 n-채널 MOS 트랜지스터(203)의 게이트에 연결된 입력 단자를 가진다. 제2의 n-채널 MOS 트랜지스터(204)는 접지선에 연결되어 접지 전압을 수신하는 소스와, 제2의 p-채널 MOS 트랜지스터(202)의 드레인과 제1의 p-채널 MOS 트랜지스터(201)의 게이트에 연결되고 레벨 시프터 회로의 출력 단자에도 연결되는 드레인을 가진다.
부스터 회로(101)는 제6도와 같이 구성될 수 있다. 부스터 회로(101)는 펌핑부(310)와 부스터부(320)로 이루어지며, 펌핑부(310)는 발진기로부터 발진 신호를 수신한 다음 디지털 신호를 발생하고, 펌핑부(310)는 제1인버터(311)의 입력측이 제3인버터(313)의 출력측에 연결되는 제1 내지 제3인버터열(311, 312, 313)로 이루어진다. 부스터부(320)는 고전압 VB까지 디지털 신호의 고레벨 Vcc를 승압한다. 부스트부(320)는 제1 및 제3인버터(321, 322)를 포함하며, 제1 및 제2인버터의 입력측은 펌핑부(310)의 출력측에 연결된다. 제1인버터(321)는 제1캐패시터(323)의 제1측에 연결된 출력 단자를 가진다. 전원 전압 Vcc를 가진 전원선과 제1캐패시터 (323)의 제2측 사이의 다이오드 접속으로 제1의 n-채널 MOS 트랜지스터(326)가 설치된다. 상세히 설명하자면, 제1의 n-채널 MOS 트랜지스터(326)는 전원선에 연결된 게이트와, 전원선에 연결된 소스와, 캐패시터(323)의 제2측에 연결된 드레인을 가진다. 제2인버터(322)는 제2의 n-채널 MOS 트랜지스터(325)의 게이트에 연결된 제2측을 가진 제2캐패시터(324)의 제1측에 연결된 출력 단자를 가진다. 제2의 n-채널 MOS 트랜지스터(325)의 소스는 캐패시터(323)의 제2측과 제1의 채널 MOS 트랜지스터(326)의 드레인에 연결되고 제2의 n-채널 MOS 트랜지스터(328)의 드레인은 부스터 회로의 출력 단자에 연결된다. 부스터 회로의 출력 단자는 고전압 VB를 유지한다.
제3, 4, 6 및 7도를 참조하여 본 발명에 따른 제1실시에의 출력 버퍼 회로의 동작에 대해서 설명하기로 한다. 제3도로부터 알 수 있는 바와 같이, 제1출력 n-채널 MOS 트랜지스터는 제1의 NAND 게이트(102)로부터의 디지털 신호로 구동되고, 제2출력 n-채널 MOS 트랜지스터(109)는 제2의 NAND 게이트(103)로부터의 디지털 신호로 구동된다. NAND 게이트(l03)는 두 신호 "OUTL"과 출력 인에이블 신호 "OE"가 고레벨일 때만 저레벨 신호를 출력한다. 제2의 NAND 게이트(103)가 저레벨 신호일 때, 인버터(107)는 제2출력 n-채널 MOS 트랜지스터(109)의 게이트상에 공급되는 고레벨 신호를 출력하도록 저레벨 신호를 반전함으로써 제2출력 n-채널 MOS 트랜지스터(109)는 턴온하고 접지 전압이 출력 버퍼 회로의 출력 단자(110)에 공급된다. 제2의 NAND 게이트(103)가 고레벨의 신호를 출력할 때, 인버터(107)는 제2출력 n-채널 MOS 트랜지스터(109)의 게이트상에 공급되는 저레벨 신호를 출력하도록 고레벨 신호를 반전함으로써 제2출력 n-채널 MOS 트랜지스터(109)는 턴오프하고, 출력 버퍼의 출력 단자는 접지선과 연결되지 않게 된다.
제1의 NAND 게이트(102)가 고레벨 신호를 출력할 때, 제1의 n-채널 MOS 트랜지스터(203)의 게이트는 고레벨 신호를 수신함으로서, 제1의 n-채널 MOS 트랜지스터(203)가 턴온하고, n-채널 MOS 트랜지스터(203)의 드레인은 접지선위 또는 저레벨 전압을 갖는다. 이는 제1의 p-채널 MOS 트랜지스터(201)의 드레인 및 제2의 p-채널 MOS 트랜지스터(202)의 게이트도 역시 접지전압 또는 저레벨 전압을 가지므로 제2의 p-채널 MOS 트랜지스터(202)가 턴온하여 제2의 p-채널 MOS 트랜지스러(202)가 부스터 회로(101)에 의해서 발생된 고전압 VB를 인가 받는 소스에 전기적으로 접속된다는 것을 의미한다. 그 결과, 부스터 회로(210)에 의해서 발생된 고전압이 제2의 p-채널 MOS 트랜지스터(212)를 걸쳐서 레벨 시프터 회로(104)의 제2단자에 공급되고, 따라서 상기 고전압 VB가 p-채널 및 n-채널 MOS 트랜지스터(105 및 106)의 게이트에 공급된다. p-채널 MOS 트랜지스터(105)는 부스터 회로(101)의 출력에 연결된 소스로부터 그에 대한 드레인이 연결되지 않도록 턴오프한다. n-채널 MOS 트랜지스터(106)는 턴온됨으로, 드레인이 접지선에 연결되어 있는 소스에 전기적으로 접속되고, 제1출력 n-채널 MOS 트랜지스터(108)의 게이트는 턴오프된다. 출력 버퍼 회로의 출력 단자(110)는 전원선과 분리된다.
제1의 NAND 게이트(102)가 저레벨 신호를 출력할 때, 제1의 n-채널 MOS 트랜지스터(203)의 게이트는 저레벨 신호를 수신하므로, 제1의 n-채널 MOS 트랜지스터(203)는 턴오프되고, n-채널 MOS 트랜지스터(203)는 접지선과 분리된다. 저레벨 신호가 역시 인버터(205)의 입력 단자에 공급되므로, 인버터(205)는 상기 저레벨 신호를 고레벨 신호로 반전시켜, 제2의 n-채널 MOS 트랜지스터(204)의 게이트에 전송된 고레벨 신호를 출력한다. 그 결과, n-채널 MOS 트랜지스터(204)가 턴온함으로서, 접지전위가 n-채널 MOS 트랜지스터(204)를 걸쳐서 레벨 시프터(104)의 제2단자에 공급된다. 이는 레벨 시프터(104)의 제2단자가 저레벨 전압을 갖는다는 것을 의미한다. 동시에, p-채널 MOS 트랜지스터(201)의 게이트에 저레벨 신호가 공급되므로, p-채널 MOS 트랜지스터(201)는 턴온된다. 그 결과, 제1의 p-채널 MOS 트랜지스터(201)의 소스에 인가된 고전압 VB은 제1의 p-채널 MOS 트랜지스터(201)를 걸쳐서 n-채널 MOS 트랜지스터(203)의 드레인과 p-채널 MOS 트랜지스터(202)의 게이트에 전송됨으로서, p-채널 MOS 트랜지스터(202)가 턴오프 된다. 그 결과, 레벨 시프터(104)의 제2단자는 고전압 VB를 인가 받는 제3단자와 전기적으로 분리된다. 상술한 바와 같이, 레벨 시프터(104)의 제2단자는 접지선에 전기적으로 접속되고 접지 전압을 갖는다. 이는 레벨 시프터 회로(104)가 상보형 MOS 회로의 p-채널 및 n-채널 MOS 트랜지스터(105 및 106)의 게이트에 인가되는 접지전압의 저레벨 신호를 출력한다. 그 결과, n-채널 MOS 트랜지스터(606)가 턴오프되고 p-채널 MOS 트랜지스터가 턴온되어, 부스터 회로(101)에 의해서 발생된 고전압 VB가 p-채널 MOS 트랜지스터(105)를 걸쳐 제1의 출력 n-채널 MOS 트랜지스터(108)의 게이트에 전송된다. 그 결과, 제1의 출력 n-채널 MOS 트랜지스터(108)가 턴온되어 전원전압 Vcc가 제1의 출력 n-채널 MOS 트랜지스터(108)를 걸쳐 출력 버퍼 회로의 출력 단자(110)에 전송된다.
제7도는 출력 버퍼 회로의 각 위치에 대한 전압 레벨의 변동을 도시한다. "A"는 제1의 NAND 게이트(102)의 출력 및 레벨 시프터 회로(104)의 제1단자의 전압 레벨을 나타낸다. "B1"는 레벨 시프터 회로(104)의 출력측과 상보형 MOS 회로의 입력측의 전압 레벨을 나타낸다. "C"는 상보형 MOS 회로의 출력측 및 제1의 출력 n-채널 MOS 트랜지스터(108)의 게이트의 전압 레벨을 나타낸다. "D"는 제2의 NAND 게이트의 출력측과 인버터(l07)의 입력측의 전압 레벨을 나타낸다. "E" 인버터(107)의 출력측 및 제2의 출력 n-채널 MOS 트랜지스터(109)의 게이트의 전압 레벨을 나타낸다. 논리 신호 "OUTH"는 접지전압으로부터 전원 전압 Vcc까지 상승되고, 논리 신호 "OUTL"은 출력 인에이블 신호 OE가 전원 전압 Vcc로 유지되는 접지전압으로 유지되고, 제1의 NAND 게이트(102)의 출력 전압은 선 "A"로 도시된 바와 같이 전원 레벨로부터 접지 레벨까지 다운된다. 그 결과, 레벨 시프터 회로(104)의 출력의 전압 레벨은 고전압 레벨로부터 접지전압까지 다운되므로 p-채널 및 n-채널 MOS 트랜지스터의 게이트의 전압 레벨 "B"레벨은 고전압 VB으로부터 접지 전압까치 다운된다. 그 결과 n-채널 MOS 트랜지스터(106)는 턴오프되고 p-채널 트랜지스터는 턴온되어 제1출력 n-채널 MOS 트랜지스터(108)의 전압 레벨 "C"는 접지전압으로부터 고전압(VB)까지 상승되므로 출력 버퍼 회로의 출력 단자(110)의 전압은 접지 레벨 내지 전원 레벨 Vcc간의 중간전압으로부터 전원전압 Vcc까지 상승된다. 출력 단자(110)는 제1 및 제2출력 n-채널 MOS 트랜지스터(108)가 턴오프될때까지 제1 및 제2출력 n-채널 MOS 트랜지스터(108) 및 (109)에 의해 정기적으로 부유된다. 중간전압 레벨로부터 전원전압 Vcc까지 출력 단자(110)의 전압을 상승시키는데 필요한 것은 출력 버퍼 회로의 출력 단자(110)에 연결되고 도시되어 있지 않은 로드 캐패시턴스에 의존한다. 로드 캐패시턴스가 클 때 출력 단자(110)의 전압의 기울기는 일반적이다. 반면, 로드 캐패시턴스가 클 때 출력 단자(110)의 전압의 기울기는 가파르게 된다. 이것은 접근 시간이 1nsec라고 불린다.
본 발명은 이하 장점을 얻는다. 신규 출력 버퍼 회로에는 부스터 회로(101)가 제공되어 있으며, 이 회로는 제1 및 제2의 NAND 게이트(102 및 103)인 논리게이트로부터 논리 신호와 무관하게 승압된 고전압을 공급하도록 유지시킨다. 또한 신규 출력 버퍼 회로에는 레벨 시프터 회로(104)가 제공되어 있으며, 이 시프터 회로는 전원전압 Vcc보다 높은 고전압 VB까지 상기 전원전압을 시프트시키며, 상기 고전압 VB을 상보형 MOS 회로의 입력측에 인가되어 고전압 VB을 드레인이 공급받는 p-채널 MOS 트랜지스터(105)는 고속 스위칭 동작을 하도록 한다. 부스터 회로(101)는 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)의 소스에 인가되는 고전압을 출력케 한다. 만약, 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)가 턴온되면 고전압 VB가 제1출력 n-채널 MOS 트랜지스터(108)의 게이트에 공급되어 제1의 n-채널 MOS 트랜지스터가 소스 전극의 공급 전압을 어떤 전압 강하도 없이 드레인 전극에 전송시키도록 하며 전원전압이 출력 버퍼 회로의 출력 단자(110)에 걸린다. 본 발명에 따른 제2실시예는 신규 출력 버퍼 회로가 제공되어 있는 것이 기술되어 있으며 상기 버퍼 회로는 레벨 시프터의 회로 형태로 상이한 구조를 갖는다. 따라서 신규 출력 버퍼 회로의 회로 형태는 제3, 5 및 6도에 도시되어 있다.
출력 버퍼 회로는 출력 탄자(110)에 걸린 출력 신호를 전압 레벨이 어떤 강하를 방지하기 위해 반도체 집적 회로 및 출력 단자상에 논리 게이트가 적용된다. 출력 버퍼 회로는 제1 및 제2출력 n-채널 MOS 트랜지스터(108 및 109)가 전원선간에 직렬로 연결되어 제공된 출력단을 가지며, 상기 전원선에는 전원전압 Vcc가 인가되고 접지선은 접지 전압을 갖는다. 제1출력 n-채널 MOS 트랜지스터(108)는 전원선에 연결된 소스 전극, 출력 단자(110)에 연결된 드레인 전극 및 접지전압 및 전원전압보다 높은 소정의 고전압을 포함하는 논리 신호를 수신하는 게이트 전극을 갖는다. 제1출력 n-채널 MOS 트랜지스터(109)는 접지선에 연결된 소스 전극, 출력 단자(110)에 연결되어 있는 제1출력 n-채널 MOS 트랜지스터의 드레인에 연결된 드레인 전극 및 접지전압 레벨과 전원전압 레벨을 포함하는 논리 신호를 수신하는 게이트 전극을 갖는다. 상기 제1출력 n-채널 MOS 트랜지스터(108)의 게이트는 제1의 NAND 게이트(102)의 출력으로부터 드레인 회로를 걸쳐 논리 신호를 수신하며 제1출력 n-채널 MOS 트랜지스터(108)는 제1의 NAND 게이트(102)로부터의 논리 신호에 따라 실시 동작을 나타낸다. 제2출력 n-채널 MOS 트랜지스터(109)의 게이트는 제2의 NAND 게이트(103)의 출력으로부터 인버터(107)를 걸쳐 공급된 논리 신호를 수신하며, 제2출력 n-채널 MOS 트랜지스터(109)는 제2의 NAND 게이트(103)로부터 논리 신호에 따라 스위칭 동작을 나타낸다. 인버터(107)는 제2출력 MOS 트랜지스터(109)의 게이트와 2개의 입력 단자에 연결된 출력 단자를 갖는데 상기 입력 단자들 중 하나는 논리 신호 "OUTL"을 수신하고, 다른 하나는 출력 인에이블 신호 "OE"를 수신한다. 제2의 NAND 게이트(103)는 논리 신호 "OUTL" 및 출력 인에이블 신호 "OE" 양쪽의 고레벨로 있을 때를 제외하고 3.3V의 전원 전압에 대응하는 고레벨을 출력한다. 제1의 NAND 게이트(102)는 2개의 입력 단자를 갖는데 그들 중 하나는 논리 신호 "OUTH"를 수신하고, 다른 하나는 출력 인에이블 신호 "OE"를 수신한다. 제1의 NAND 게이트(102)는 논리 신호 "OUTL" 및 출력 인에이블 신호 "OE" 양쪽에 고레벨로 있을 때를 제외하고 3.3V의 전원 전압에 대응하는 고레벨을 출력한다.
신규 출력 버퍼 회로는 부스터 회로(101)가 제공되고 상기 부스터 회로는 3.3V의 전원전압을 공급받는 전원선과 0V의 접지전압을 공급받는 접지선 간에 제공된다. 부스터 회로(101)는 4.9V의 고전압 VB로 출력 전압을 유지하도록 설계된다.
레벨 시프터 회로(104)는 제1의 NAND 게이트(102)로부터 논리 신호를 수신하기 위해 제1의 NAND 게이트(102)의 출력에 연결된 제1단자, 부스터 회로(101)로부터 고전압 VB를 수신하기 위해 부스터 회로(101)가 출력에 연결된 제2단자 및 전압 레벨로 시프트된 출력 신호가 출력되는 출력 단자로서 역할하는 제3단자를 갖는다. 상기 레벨 시프터는 NAND 게이트(102)로부터 공급된 고레벨 논리 신호의 3.3V의 전압 레벨을 레벨 시프터 회로(104)의 제3단자가 수신하는 4.9V의 전압레벨과 동일한 레벨로서 4.9V의 고전압 레벨까지 시프트하도록 설계되는데 상기 레벨 시프터(104)는 접지전압의 저레벨 및 고전압 4.9V까지 시프트된 고레벨을 포함하는 디지털 신호를 출력한다.
상보형 MOS 회르는 한쌍의 n-채널 및 p-채널 MOS 트랜지스터(105 및 106)를 포함한다. 상기 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)는 접지전압의 저레벨 및 시프트된 고전압 4.9V의 고레벨은 포함하는 디지털 신호를 수신하기 위해 레벨 시프트 회로(104)의 제3단자에 연결된 게이트, 4.9V인 일정한 고전압 VB를 수신하기 위해 부스터 회로(1O1)의 출력 단자에 연결된 소스 및 제1출력 n-채널 MOS 트랜지스터(108)의 게이트에 연결된 드레인을 갖는다. 상기 상보형 MOS 회로의 n-채널 MOS 트랜지스터(106)는 접지전압의 저레벨 및 시프트된 고전압 4.9V의 고레벨을 포함하는 디지털 신호를 수신하기 위해 레벨 시프트 회로(104)의 제3단자에 연결된 게이트, 접지전압 0V를 수신하기 위해 접지선에 연결된 소스 및 제1출력 n-채널 MOS 트랜지스터(108)의 게이트에 연결된 드레인을 갖는다. 상기 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)는 p-채널 MOS 트랜지스터(105)의 드레인에 인가된 전압만큼 높은 고레벨 게이트 제어 신호를 수신하여 p-채널 MOS 트랜지스터(105)는 고속 스위칭 동작을 나타내고 소스 및 드레인간에 어떤 전압 손실로부터 벗어날 수 있다. 그 결과 p-채널 MOS 트랜지스터(105)의 소스에 인가되어 있는 고전압 레벨 VB은 어떤 전압 손실도 없이 드레인에 전송될 수 있기 때문에 p-채널 MOS 트랜지스터(105)가 턴온될때 부스터 회로 (101)에 의해서 발생된 고전압 VB은 p-채널 MOS 트랜지스터(105)를 거쳐서 제1출력 n-채널 MOS 트랜지스터(108)에 전송된다.
상기 레벨 시프터 회로는 제5도에 도시된 회로 형태를 가질 수 있다. 상기 레벨 시프터 회로(104)는 제1 및 제2의 p-채널 MOS 트랜지스터(211 및 211)와 제1및 제2의 n-채널 MOS 트랜지스터(213 및 214)릍 포함한다. 상기 채널 p-채널 MOS 트랜지스터(211)는 상기 부스터 회로(101)의 출력 단자에 또한 연결되어 있는 제3단자에 연결된 소스를 갖는다. 제1의 p-채널 MOS 트랜지스터(211)는 또한 상보형 MOS 회로의 입력측에 연결되어 있는 제2단자에 연결된 게이트를 갖는다. 제1의 p-채널 MOS 트랜지스터(211)는 또한 제1의 n-채널 MOS 트랜지스터 (213)의 드레인에 연결된 드레인을 갖는다. 상기 제1의 n-채널 MOS 트랜지스터(213)는 제1단자가 제1의 NAND 게이트(102)에 연결된 레벨 시프터의 제1단자에 연결된 게이트릍 갖는다. 제1의 n-채널 MOS 트랜지스터(213)는 접지선을 갖는다. 제2의 n-채널 MOS 트랜지스터(214)는 전원선 Vcc에 연결된 게이트를 갖는다. 제2의 n-채널 MOS 트랜지스터(214)는 제1의 n-채널 MOS 트랜지스터(213)의 게이트에 연결되고 또한 레벨 시프터 회로 제1단자에 연결된 소스를 갖는다. 제2의 n-채널 MOS 트랜지스터(214)는 레벨 시프터 회로의 제2단자에 연결된 드레인을 갖는데, 상기 레벨 시프터 회로의 제2단자는 상보형 MOS 회로의 입력축에 연결된다. 제2의 p-채널 MOS 트랜지스터(212)는 레벨 시프터의 제3단자에 연결된 소스를 갖는데 상기 제3단자는 부스터 회로(101)의 출력 단자에 연결된다. 제2의 p-채널 MOS 트랜지스터(212)는 또한 제1의 p-채널 MOS 트랜지스터(211)의 드레인에 연결된 게이트를 갖는다. 제2의 p-채널 MOS 트랜지스터(212)는 또한 레벨 시프터의 제1단자에 연결된 드레인을 갖는데 상기 제1단자는 상보형 MOS 회로의 입력축에 연결된다.
부스터 회로(101)는 제6도에 도시된 바와 같이 배치될 수 있다. 상기 부스터 회로(101)는 펌핑단(310) 및 부스터단(320)을 포함할 수 있다. 상기 펌핑단(310)은 발진기로부터의 발진 신호를 수신하고 2진수 신호를 발생한다. 상기 펌핑단(310)은 일련의 제1 내지 제3인버터(311,312 및 (313)를 포함한다. 상기 제1인버터(311)의 입력측은 제3인버터(313)의 출력측에 연결된다. 상기 부스터단(320)은 2진수 신호의 고레벨 Vcc를 고전압 VB까지 숭압하도륵 한다. 상기 부스터단(320)은 제1 및 제2인버퍼(321 및 322)를 포함하며 상기 제1 및 제2인버터의 입력측은 펌핑단(310)의 출력측에 연결된다. 제1인버터(321)는 제1캐패시터(323)는 제1측에 연결된 출력단자를 갖는다. 제1의 n-채널 MOS 트랜지스터(326)는 전원전압 Vcc를 갖는 전원선과 제1캐패시터(323)는 제2측간에 다이오드 접속이 제공된다. 상세하게는 제1의 n-채널 MOS 트랜지스터(326)은 전원선에 연결된 게이트 역시 전원선에 연결된 소스 캐패시터(323)의 제2측에 연결된 드레인을 갖는다. 제2인버퍼(322)는 제2의 n-채널 MOS 트랜지스터(325)의 게이트에 연결된 제2측을 갖는 제2캐패시터(323)의 제1측에 연결된 출력 단자를 갖는다. 제2의 n-채널 MOS 트랜지스터(325)의 소스는 캐패시터(323)의 제2측에 연결되고 또한 제1의 n-채널 MOS 트랜지스터(326)의 드레인에도 연결된다. 제2의 n-채널 MOS 트랜지스터(325)의 드레인은 부스터 회로의 출력 단자에 연결된다. 상기 부스터 회로의 출력 단자는 고전압 VB를 갖도록 지속한다. 다음 설명은 제3,5,6 및 7도를 참조하여 본 발명에 따른 제1실시예의 출력 버퍼 회로의 동작에 촛점을 맞춘다. 제3도로부터 알 수 있는 바와 같이 제1출력 n-채널 MOS 트랜지스터(108)는 제2의 NAND 게이트(103)로부터의 디지털 신호에 의해서 구둥된다. NAND 게이트(103)는 신호 "OUTL" 및 출력 인에이블 신호 "OE" 양쪽이 고레벨로 있을 때만 저레벨 신호를 출력한다. 제2의 NAND 게이트 (103)가 저레벨 신호를 출력할 때 인버터(107)는 제2출력 n-채널 MOS 트랜지스터(109)의 게이트에 방출된 고레벨 신호를 출력하도륵 저레벨 신호를 반전시켜 제2출력 n-채널 MOS 트랜지스터(109)가 턴온되며 접지 전압이 출력 버퍼 회로의 출력 단자(110)에 공급된다. 제2의 NAND 게이트(103)가 고 레벨 신호를 출력할때 인버터(107)는 제2출력 n-채널 MOS 트랜기스터(109)의 게이트에 공급되는 저레벨 신호를 출력하도록 고레벨신호를 반전시켜 제2출력 n-채널 MOS 트랜지스터(109)는 턴오프되고 출력 버퍼회로의 출력 단자(110)는 접지선과 접속되지 않게 된다.
제1의 NAND 게이트(102)가 고레벨 신호를 출력할 때 제1의 n-채널 MOS 트랜지스터(213) 게이트는 고레벨 신호를 수신하여 제1의 n-채널 MOS 트랜지스터(213)가 턴온되고 n-채널 MOS 트랜지스터(213)의 드레인은 점지전의 또논 저레벨전압을 갖는다. 이는 제1의 p-채널 MOS 트랜지스터(211)의 드레인과, 제2의 p-채널 MOS 트랜지스터(212)의 게이트가 역시 접지전압 또는 저레벨 전압을 가져 제2의 p-채널 MOS 트랜지스터(212)가 턴온되기 때문에 제2의 p-채널 MOS 트랜지스터(212)의 드레인이 부스터 회로(101)에 의해 발생된 고전압 VB을 인가 받는 소스에 전기적으로 접속된다른 것을 의미한다. 그 결과 부스터 회로(212)에 의해 발생된 고전압을 제2의 p-채널 MOS 트랜지스터(212)를 거쳐서 레벨 시프터 회로(104)의 제2단자에 공급되고, 따라서 고전압 VB은 p-채널 및 n-채널 MOS 트랜지스터(105) 및 (106)의 게이트에 공급된다. p-채널 MOS 트랜지스터(105)는 부스터 회로(101)의 출력에 연결된 소스와 드레인을 접속되지 않도록 턴오프된다. 상기 n-채널 M0S트랜지스터(106)가 턴오프되어 상기 드레인은 접지선에 연결되어 있는 소스와 정기적으로 접속시켜 그 결과 제1출력 n-채널 MOS 트랜지스터(108)의 게이트는 턴오프된다. 출력 버퍼 회로의 출력 단자(110)는 전원선과 분리된다.
제1의 NAND 게이트(1O2)가 저레벨 신호를 출력할때 제1의 n-채널 MOS 트랜지스터(213)의 게이트는 저레벨 신호를 수신하여 제1의 n-채널 MOS 트랜지스터(213)는 턴오프되고 그 결과 n-채널 MOS 트랜지스터(213)의 드레인은 접지선과 분리된다. 저레벨 신호는 또한 온 상태로 있는 제2의 n-채널 MOS 트랜지스터(214)를 걸쳐 레벨 시프터(104)의 제2단자에도 공급된다. 이는 레벨 시프터(104)의 제2단자가 저레벨 전압을 갖는다는 것을 의미한다. 동시에 상기 저레벨 신호가 p-채널 MOS 트랜지스터(211)의 게이트에 공급되어 p-채널 MOS 트랜지스터(211)은 턴온된다. 그 결과 제1의 p-채널 MOS 트랜지스터 (211)의 소스에 인가된 고전압 VB은 제1의 p-채널 MOS 트랜지스터(211)를 걸쳐 n-채널 MOS 트랜지스터(213)의 드레인과 p-채널 MOS 트랜지스터(212)의 게이트에 전송되어 p-채널 MOS 트랜지스터(212)는 턴오프된다. 그 결과 레벨 시프터(104)의 제2단자는 고전압 VB을 인가받는 제3단자로부터 정기적으로 분리된다. 상술한 바와 같이 레벨 시프터(104)의 제2단자는 접지선에 정기적으로 접속되고 접지 전압욜 갖는다. 이는 레벨 시프트 회로(104)가 상보형 MOS 회로의 p-채널 및 n-채널 MOS 트랜지스터(105 및 106)의 게이트에 인가된 접지전압의 저 레벨 신호를 출력한다는 것을 의미한다. 그 결과 n-채널 MOS 트랜지스터(106)는 턴오프되고 p-채널 MOS 트랜지스터는 턴온되어 부스터 회로(101)에 의해서 발생된 고전압은 p-채널 MOS 트랜지스터(105)를 걸쳐 제1출력 n-채널 M0S 트랜지스터(108)의 게이트에 전송된다. 그 결과 제1출력 n-채널 MOS 트랜지스터(108)가 턴온되어 전원 전압 Vcc는 제1출력 n-채널 MOS 트랜지스터(108)를 걸쳐 출력 버퍼 회로의 출력 단자(110)에 전송된다.
제7도는 출력 버퍼 회로의 각 위치에 대한 전압 레벨의 변동을 도시한다. "A"는 제1의 NAND 게이트(102)의 출력 및 레벨 시프터 회로(104)의 제1단자의 전압 레벨을 나타낸다. "B1"는 레벨 시프터 회로(104)의 출력측과 상보형 MOS 회로의 입력측의 전압 레벨을 나타낸다. "C"는 상보형 M0S 회로의 출력측 및 제1의 출력 n-채널 MOS 트랜지스터(108)의 게이트의 전압 레벨을 나타낸다. "D"는 제2의 NAND 게이트의 출력측과 인버터(107)의 입력측의 전압 레벨을 나타낸다. "D"는 인버터 (107)의 출력 측 및 제2의 출력 n-채널 MOS 트랜지스터(109)의 게이트의 전압 레벨을 나타낸다. 논리 신호 "OUTH"는 접지 전압으로부터 전원 전압 Vcc까지 상승되고, 논리 신호 "OUTL"는 출력 인에이블 신호 OE가 전원전압 Vcc으로 유지되는 접지 전압으로 유지되고, 제1의 NAND 게이트(102)의 출력 전압은 선 "A"로 도시된 바와 같이 전원 레벨로부터 접지 레벨가지 다운된다. 그 결과, 레벨 시프터 회로(104)의 출력의 전압 레벨은 고전압 레벨로부터 접지전원까지 다운되므로 p-채널 및 n-채널 MOS 트랜지스터의 게이트의 전압 레벨 "B" 레벨은 고전압 VB으로부터 접진 전압까지 다운된다. 그 결과 n-채널 MOS 트랜지스터(106)는 턴 오프되고 p-채널 M0S 트랜지스티는 턴온되고 제1출력 n-채널 M0S 트랜지스터(108)의 전압레벨 "C"는 접지전압으로부터 고전압(VB)까기 상승되므로 출력 버퍼 회로의 출력단자(110)의 전압은 접지 레벨내지 전원 레벨 Vcc간의 중간 전압으로부터 n-채널 MOS 트랜지스터(108)이 턴오프될 때까지 제1 및 제2출력 n-채널 MOS 트랜지스터(108 및 109)에 의해 정기적으로 부유된다. 중간 전압 레벨로부터 전원 전압 Vcc까지 출력 단자(110)의 전압을 상승시키는데 필요한 것은 출력 버퍼 회로의 출력 단자(110)에 연결되고 도시되어 있지 않은 로드 캐패시턴스에 의존한다, 로드 캐패시턴스가 클 때 출력 단자(110)의 전압의 기울기는 일반적이다. 반면, 로드 캐패시턴스가 클 때 출력 단자(110)의 전압의 기울기는 가파르게 된다, 이것은 접근 시간이 1nsec라고 불린다.
본 발명은 이하 장점을 얻는다. 신규 출력 버퍼 회로에는 부스터 회로(101)가 제공되어 있으며, 이 회로는 제1 및 제2의 NAND 게이트(102 및 103)인 논리 게이트로부터 논리 신호와 무관하게 숭압된 고전압을 공급하도륵 유지시킨다. 또한 신규 출력 버퍼 회로에는 레벨 시프터 회로(104)가 제공되어 있으며 이 시프터회로는 전원 전압 Vcc보다 높은 고전압 VB까지 상기 전원 전압을 시프트시키며 상기 고전압 VB은 상보형 MOS 회로의 입력측에 인가되어 고 전압 VB을 드레인이 공급받는 p-채널 MOS 트랜지스터(105)는 고속 스위칭 동작을 하도록 한다. 부스터 회로(101)는 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)의 소스에 인가되는 고 전압을 출력케한다. 만약, 상보형 MOS 회로의 p-채널 MOS 트랜지스터(105)가 턴온되면 고전압 VB가 제1출력 n채널 MOS 트랜지스터(1O8)의 게이트에 공급되어 제1의 n-채널 MOS 트랜지스터가 소스 전극의 공급 전압을 어떤 전압 강하도 없이 드레인 전극에 전송시키도록 하며 전원 전압이 출력 버퍼 회로의 출력 단자(110)에 걸린다.
본 발명의 변경은 본 발명이 속하는 기술분야에서 숙련자에게 분명하지만, 도시예로서 도시되고 기술된 실시예는 제한적 의미로는 고려의 대상으로 기슬되지않았다는 것을 이해해야 한다. 따라서, 본 발명의 사상 및 범주내에 두려는 모든 변경을 본 청구범위에 의해 보호받으려고 한다.

Claims (17)

  1. (정정) 논리 게이트의 출력측과, 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결되어, 상기 논리 게이트로부터의 논리신호에 따라서 상기 제1출력 MOS 트랜지스터의 게이트를 구동하는 구동 회로로서, 상기 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로를 형성하고, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 상기 출력 버퍼 회로의 출력 단자 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 출력 단자와. 접지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 또다른 논리 게이트로부터의 또다른 논리 신호에 따라서 구동되는, 구동 회로에 있어서, 상기 전원전압을 상기 전원전압보다 높은 소정의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 논리 게이트로부터의 상기 논리 신호와는 무관계로 상기 소정의 고전압으로 유지하는 부스터 회로와; 상기 부스터 회로의 출력측과 접지 전위가 공급되는 접지선 사이에 연결된 스위칭 회로로서, 상기 스위칭 회로는 스위치 제어 신호를 수신하기 위한 입력단자를 가지며, 상기 스위치 제어 신호에 따라서 상기 제1출력 MOS 트랜지스터의 상기 게이트에 상기 소정의 고전압 또는 상기 접지 전압 중 어느 한쪽의 전압을 공급하도록 스위칭 동작을 행하고, 한 쌍의 n-채널 및 p-채널 M0S 트랜지스터를 구비하는 상보형 MOS 회로를 포함하며, 상기 양쪽의 트랜지스터가 상기 부스터 회로의 출력측 및 상기 접지선 사이에 직렬로 접속되며, 상기 p-채널 MOS 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력에 접속된 드레인을 가지며, 상기 n-채널 MOS 트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결되어 상기 출력 단자에 연결된 드레인을 가진, 스위칭 회로와 ; 상기 논리 게이트의 상기 출력측에 연결되어 상기 논리 게이트로부터 상기 논리 신호를 수신하는 제1단자를 갖고, 상기 스위칭 회로의 상기 입릭 단자에 연결된 제2단자를 가지며, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고 전압을 수신하는 제3단자를 가지며, 시프트업 신호를 상기 스위칭 회로의 상기 입력 단자에 공급하도록 상기 논리 게이트의 상기 논리 신호를 적어도 상기 소정의 고전압과 거의 동일한 레벨까지 시프트하는 레벨 시프터 회로를 포함하며, 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소수를 가진 제1의 p-채널 MOS 트랜지스터; 상기 제1의 p-채널 M0S 트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p-채널 MOS 트랜지스터의 상기 게이트에 연결된 드레인 및 상기 접지선에 연결된 소스와, 상기 제1의 p-채녈 MOS 트랜지스터의 상기 드레인에 연결된 드레인을 가진 제1의 n-채널 MOS 트랜지스터; 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 접지선에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제3단자에 연켤된 입력 단자 및 상기 제2의 n-채널 MOS 트랜지스터의 상기 게이트에 연결된 블럭 단자를 가진 인버터 논리회로를 포함하는 구동회로.
  2. (정정) 제1항에 있어서, 상기 제1의 출력 MOS 트랜지스터는 상기 전원선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트릍 가진 n-채널 MOS 트랜지스터이고, 상기 제2의 출력 MOS 트랜지스터는 상기 접지선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프티 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터인 구동회로.
  3. (정정) 논리 게이트의 출력측과, 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결되어, 상기 논리 게이트로부터의 논리 신호에 따라서 상기 제1출력 MOS 트랜지스터의 게이트를 구동하는 구동 회로로서, 상기 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로를 형성하고, 상기 제1츌력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 상기 출력 버퍼 회로의 출력 단자 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 출력 단자와, 접지 전위가 종급되는 접지선 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 또다른 논리 게이트로부터의 또다른 논리 신호에 따라서 구동되는, 구동 회로에 있어서, 상기 전원전압을 상기 전원전압보다 높은 소정의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 논리 게이트로부터의 상기 논리 신호와는 무관계로 상기 소정의 고전압으로 유지하는 부스터 회로와; 상기 부스터 회로의 출력측과 접지 전위가 공급되는 접지선 사이에 연결된 스위칭 회로로서, 상기 스위칭 회로는 스의치 제어 신호를 수신하기 위한 입력단자를 가지며, 상기 스위치 제어 신호에 따라서 상기 제1츌력 MOS 트랜지스터의 상기 게이트에 상기 소정의 고전압 또는 상기 접지 전압 중 어느 한쪽의 전압을 공급하도록 스위칭 동작을 행하고, 한쌍의 n-채널 및 p-채널 M0S 트랜지스터를 구비하는 상보형 MOS 회로를 포함하며, 상기 양쪽의 트랜지스터가 상기 부스터 회로의 출력측 및 상기 접지선 사이에 직렬로 접속되며, 상기 p-채널 M0S 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력에 접속된 드레인을 가지며, 상기 n-채널 MOS 트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결되어 상기 출력 단자에 연결된 드레인을 가진, 스위칭 회로와; 상기 논리 게이트의 상기 출력측에 연결되어 상기 논리 게이트로부터 상기 논리 신호를 수신하는 제1단자를 갖고, 상기 스위칭 회로의 상기 입력 단자에 연결된 제2단자를 가지며, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고 전압을 수신하는 제3단자를 가시며, 시프트 업 신호를 상기 스위징 회로의 상기 입력 단자에 공급하도록 상기 논리 게이트의 상기 논리 신호를 적어도 상기 소정의 고전압과 거의 동일한 레벨까지 시프트하는 레벨 시프터 회로를 포함하며, 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제1의 p-채널 MOS 트랜지스터; 상기 제1의 p-채널 M0S 트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가긴 제2의 p-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p-채널 MOS 트랜지스터의 상기 게이트에 연결된 드레인 및 상기 접지선에 연결된 소스와, 상기 제1의 p-채널 MOS 트랜지스터의 상기 드레인에 연결된 드레인을 가진 제1의 n-채널 M0S 트랜지스터; 상기 전원선에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제1단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터를 포함하는 구동회로.
  4. (정정) 제3항에 있어서, 상기 제1의 출력 M0S 트랜지스터는 상기 전원선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레맬 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터이고, 상기 제2의 출력 MOS 트랜지스터는 상기 접지선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터인 구동회로.
  5. (정정) 논리 게이트의 출력측과, 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결되어, 상기 논리 게이트로부터의 논리 신호에 따라서 상기 제1출력 MOS 트랜지스터의 게이트를 구동하는 구동회로로서, 상기 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로를 형성하고, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 상기 출력 버퍼 회로의 출력 단자 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 출력 단자와, 접지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 또다른 논리 게이트로부터의 또다른 논리 신호에 따라서 구동되는, 구동회로에 있어서, 상기 전원전압을 상기 전원전압보다 높은 소정의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 논리 게이트로부터의 상기 논리 신호와는 무관계로 상기 소정의 고전압으로 유지하는 부스터 회로와; 상기 부스터 회로의 출력측과 접지 전위가 공급되는 접지선 사이에 연결된 스위칭 회로로서, 상기 스위칭 회로는 스워치 제어 신호를 수신하기 위한 입력단자를 가지며, 상거 스위치 제어 신호에 따라서 상기 제1출력 M0S 트랜지스터의 상기 게이트에 상기 소정의 고전압 또는 상기 접지 전압 중 어느 한쪽의 전압을 공급하도록 스위칭 동작올 행하는 스위칭 회로; 상기 논리 게이트의 상기 출력측에 연결되어 상기 논리 게이트로부터 상기 논리 신호를 수신하는 제1단자를 갖고, 상기 스위칭 회로의 상기 입력 단자에 연결된 제2단자를 가지며, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고전압을 수신하는 제3단자를 가지며, 시프트 업 신호를 상기 스위칭 회로의 상기 입력 단자에 공급하도록 상기 논리 게이트의 상기 논리 신호를 적어도 상기 소정의 고전압과 거의 동일한 레벨까지 시프트하는 레벨 시프터 회로를 포함하며, 상기 제1의 출력 MOS 트랜지스터는 상기 전원선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터이고, 상기 제2의 출력 MOS 트랜지스터는 상기 접지선에 연결된 소스 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터인 구동회로.
  6. (징정) 한쌍의 제1 및 제2출력 MOS 트랜지스터로서, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선에 연결된 소스, 출력 단자에 연결된 드레인 및 게이트를 갖고, 상기 제2출력 MOS 트랜지스터는 접지 전압이 공급되는 접지선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 게이트를 가진, 한쌍의 제1 및 제2출력 MOS 트랜지스터와; 상기 전원전압을 상기 전원전압보다 높은 소정의 고전압까지 숭압하는 부스터 회로로서, 고전압을 상기 소정의 고전압으로 유지하는 부스터 회로와; 한쌍의 n-채널 및 p-채널 M0S 트랜지스터를 포함하는 상보형 MOS 회로로서, 상기 양쪽의 트랜치스터가 상기 부스터 회로의 출력측과 상기 접지선 사이에 직렬로 접속되며, 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 출력 단자를 가긴 상기 상보형 M0S 회로와; 제1논리 게이트의 출력측에 연결되어 상기 제1논리 게이트로부터의 논리신호를 수신하는 제1단자를 갖고, 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 연결된 제2단자를 갖고, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고전압을 수신하는 제3단자틀 가지며, 시프트 업 신호를 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 공급하도록 상기 소징의 고전압과 거의 동일한 레벨까지 상기 논리 게이트의 상기 논리 신호를 시프트하는 레벨 시프터 회로와; 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 케이트, 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진, 제1의 p-채널 MOS 트랜지스터; 상기 제1의 p-채널 MOS 트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2의 p-채널 MODS 트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p-채널 MOS 트랜지스터의 상기 게이트에 연결된 드레인 및 상기 접지선에 연결된 소스와, 상기 제1의 p-채널 M0S 트랜지스터의 상기 드레인에 연결된 드레인을 가진 제1의 n-채널 MOS 트랜지스터; 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 접지선에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제3단자에 연결된 입력 단자 및 상기 제2의 n-채널 MOS 트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 인버터 논리 회로; 상기 제2출력 MOS 트랜지스터의 상기 게이트에 연결된 출력 단자 및 제2논리 게이트에 연결된 입력 단자를 가진 인버터 논리 회로를 포함하는 출력 버퍼회로.
  7. (정정) 제6항에 있어서, 상기 p채널 MOS 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력단자에 연결된 드레인을 갖고, 상기 n채널 MOS 트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖는 출력 버퍼 회로.
  8. (정정) 제6항에 있어서, 상기 제1 및 제2출력 MOS 트랜지스터는 n-채널형인 출력 버퍼 회로.
  9. (정정) 한쌍의 제1 및 제2출력 MOS 트랜지스터로서, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선에 연결된 소스, 출력 단자에 연결된 드레인 및 게이트를 갖고, 상기 제2출력 MOS 트랜지스터는 접지 전압이 공급되는 접지선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 게이트를 가진, 한쌍의 제1 및 제2출력 MOS 트랜지스터와; 상기 전원전압을 상기 전원전압보다 높은 소정의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 소정의 고전압으로 유지하는 부스터 회로와; 한쌍의 n-채널 및 p-채널 MOS 트랜기스터를 포함하는 상보형 M0S 회로로서, 상기 양쪽의 트랜지스터가 상기 부스터 회로의 출력측과 상기 접지선 사이에 직렬로 접속되며, 상기 제1출력 M0S 트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 상기 상보형 M0S 회로와; 제1논리 게이트의 출력측에 연결되어 상기 제1논리 게이트로부터의 논리신호를 수신하는 제1단자를 갖고, 상기 상보형 M0S 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 연결된 제2단자를 갖고, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고전압을 수신하는 제3단자를 가지며, 시프트 업 신호를 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 공급하도록 상기 소정의 고전압과 거의 동일한 레벨까지 상기 논리 게이트의 상기 논리 신호를 시프트하는 레벨 시프터 회로와; 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 드레인 및/레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제1의 p-채널 MOS 트랜지스터, 상기 제1의 p-채널 MOS 트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p-채널 M0S 트랜지스터의 상기 게이트에 연결된 드레인 및 상기 집지선에 연결된 소스와, 상기 제1의 p-채널 M0S 트랜지스터의 상기 드레인에 연결된 드레인을 가진 제1의 n-채널 MOS 트랜지스터; 상기 전원선에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제1단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 소스를 가진 제2의 n-채널 MOS 트랜지스터; 상기 제2출력 MOS 트랜지스터의 상기 게이트에 연결된 츨력 단자 및 제2논리 게이트에 연결된 입력 단자를 가진 인버터 논리 회로를 포함하는 출력 버퍼회로.
  10. (정정) 제9항에 있어서, 상기 p-채널 MOS 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖고, 상기 n-채널 MOS 트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖는 것을 특징으로 하는 출력 버퍼 회로.
  11. (정정) 논리 게이트의 출력측과, 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결되어, 상기 논리 게이트로부터의 논리 신호에 따라서 상기 제1출력 MOS 트랜지스터의 게이트를 구동하는 구동회로로서, 상기 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로를 형성하고, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 상기 출력 버퍼 회로의 출력 단자 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 출력 단자와, 접지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 또다른 논리 게이트로부터의 또다른 논리 신호에 따라서 구동되는, 구동 회로에 있어서, 상기 전원 전압을 상기 전원전압보다 높은 소정의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 논리 게이트로부터의 상기 논리 신호와는 무관계로 상기 소정의 고전압으로 유지하는 부스터 회로와; 한쌍의 n-채널 및 p-채널 M0S 트랜지스터를 포함하는 상보형 M0S 회로로서, 상기 양쪽의 트랜지스터가 상기 부스터 회로의 출력측과 상기 접지선 사이에 직렬로 접속되며, 상기 제1출력 M0S 트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 상기 상보형 MOS 회로와; 제1논리 게이트의 출력측에 연결되어 상기 제1논리 게이트로부터의 논리 신호를 수신하는 제1단자를 갖고, 상기 상보형 M0S 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 연결된 제2단자를 갖고, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고전압을 수신하는 제3단자를 가지며, 시프트 업 신호를 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 공급하도록 상기 소정의 고전압과 거의 동일한 레벨까지 상기 논리 게이트의 상기 논리 신호를 시프트하는 레벨 시프터 회로와; 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제1의 p-채널 MOS 트랜지스터; 상기 제1의 p-채널 MOS 트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p-채널 MOS 트랜지스터의 상기 게이트에 연결된 드레인 및 상기 접지선에 연결된 소스와, 상기 제1의 p-채널 MOS 트랜지스터의 상기 드레인에 연결된 드레인을 가진 제1의 n-채널 MOS 트랜지스터; 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인, 및 접지선에 연결된 소스를 갖는 제2의 n-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제3단자에 연결된 입력 단자 및 상기 제2의 n-채널 MOS 트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 인버터 논리 회로를 포함하는 구동회로.
  12. (정정) 제11항에 있어서, 상기 p-채널 MOS 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖고, 상기 n-채널 M0S 트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖는 구동회로.
  13. (정정) 논리 게이트의 출력측과, 제2출력 MOS 트랜지스터와 쌍을 이루는 제 1출력 M0S 트랜지스터의 게이트 사이에 연결되어, 상기 논리 게이트로부터의 논리신호에 따라서 상기 제1출력 M0S 트랜지스터의 게이트를 구동하는 구동회로로서, 상기 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로를 형성하고, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 상기 출력 버퍼 회로의 출력 단자 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 출력 단자와, 집지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 또다른 논리 게이트로부터의 또다른 논리 신호에 따라서 구동되는, 구동 회로에 있어서, 상기 전원전압을 상기 전원전압보다 높은 소정의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 논리 게이트로부터의 상기 논리 신호와는 무관계로 상기 소정의 고전압으로 유지하는 부스터 회로와; 한쌍의 n-채널 및 p-채널 M0S 트랜지스터를 포함하는 상보형 M0S 회로로서, 상기 양쪽의 트랜지스터가 상기 부스터 회로의 출력측과 상기 접지선 사이에 직렬로 접속되며, 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 상기 상보형 MOS 회로와; 제1논리 게이트의 출력측에 연결되어 상기 제1논리 게이트로부터의 논리 신호를 수신하는 제1단자를 갖고, 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 MOS 트랜지스터의 상기 게이트들에 연결된 제2단자를 갖고, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고전압을 수신하는 제3단자를 가지며, 시프트 업 신호를 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 M0S 트랜지스터의 상기 게이트들에 공급하도록 상기 소정의 고전압과 거의 동일한 레벨까지 상기 논리 게이트의 상기 논리 신호클 시푸트하는 레벨 시프터 회로와; 상기 레벨 시프터 회로는, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트, 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제1의 p-채널 MOS 트랜지스터; 상기 제1의 p-채널 M0S 트랜지스터의 상기 드레인에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제2단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제3단자에 연결된 소스를 가진 제2의 p-채널 MOS 트랜지스터; 상기 레벨 시프터 회로의 상기 제1단자에 연결된 게이트, 상기 제2의 p-채널 M0S 트랜지스터의 상기 게이트에 연결된 드레인 및 상기 접지선에 연결된 소스와, 상기 제1의 p-채널 MOS 트랜지스터의 상기 드레인에 연결된 드레인을 가진 제1의 n-채널 MOS 트랜지스터; 상기 전원선에 연결된 게이트, 상기 레벨 시프터 회로의 상기 제1단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 소스를 가진 제2 n-채널 MOS 트랜지스터를 포함하는 구동 회로.
  14. (정정) 제13항에 있어서, 상기 p-채널 MOS 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖고, 소스 및 상기 n-채널 M0S 트랜지스터는 상기 접기선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖는 구동 회로.
  15. (정정) 논리 게이트의 출력측과, 제2출력 MOS 트랜지스터와 쌍을 이루는 제1출력 MOS 트랜지스터의 게이트 사이에 연결되어, 상기 논리 게이트로부터의 논리신호에 따라서 상기 제1출력 M0S 트랜지스터의 게이트를 구둥하는 구동 회로로서, 상기 제1 및 제2출력 MOS 트랜지스터는 출력 버퍼 회로를 형성하고, 상기 제1출력 MOS 트랜지스터는 전원 전압이 공급되는 전원선과 상기 출력 버퍼 회로의 출력 단자 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 출력 단자와, 접지 전위가 공급되는 접지선 사이에 설치되고, 상기 제2출력 MOS 트랜지스터는 또다른 논리 게이트로부터의 또다른 논리 신호에 따라서 구동되는, 구동 회로에 있어서, 상기 전원 전압을 상기 전원 전압 보다 높은 소징의 고전압까지 승압하는 부스터 회로로서, 출력을 상기 논리 게이트로부터의 상기 논리 신호와는 무관계로 상기 소정의 고전압으로 유지하는 부스터 회로와; 한쌍의 n-채널 및 p-채널 MOS 트랜지스터를 포함하는 상보형 MOS 회로로서, 상기 양쪽의 트랜지스터가 상기 부스터 회로의 출력측과 상기 접지선 사이에 직렬로 접속되며, 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 출력 단자를 가진 상기 상보형 MOS 회로와; 제1논리 게이트의 출력측에 연결되어 상기 제1논리 게이트로부터의 논리 신호를 수신하는 제1단자를 갖고, 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 M0S 트랜지스터의 상기 게이트들에 연결된 제2단자를 갖고, 또한 상기 부스터 회로의 상기 출력측에 연결되어 상기 부스터 회로로부터의 상기 소정의 고전압을 수신하는 제3단자를 가지며, 시프트 업 신호를 상기 상보형 MOS 회로의 상기 n-채널 및 p-채널 M0S 트랜지스터의 상기 게이트들에 공급하도록 상기 소정의 고전압과 거의 동일한 레벨까지 상기 논리 게이트의 상기 논리 신호를 시프트하는 레벨 시프터 회로를 포함하며, 상기 제1출력 MOS 트랜지스터는 상기 전원선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터이고, 상기 제2출력 MOS 트랜지스터는 상기 접지선에 연결된 소스, 상기 출력 단자에 연결된 드레인 및 상기 레벨 시프터 회로의 상기 제2단자에 연결된 게이트를 가진 n-채널 MOS 트랜지스터인 구동 회로.
  16. (정정) 제15항에 았어서, 상기 p-채널 M0S 트랜지스터는 상기 부스터 회로의 상기 출력측에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖고, 상기 n-채널 M0S 트랜지스터는 상기 접지선에 연결된 소스 및 상기 제1출력 MOS 트랜지스터의 상기 게이트에 연결된 상기 출력 단자에 연결된 드레인을 갖는 구동 회로.
  17. (신설) 제9항에 있어서, 상기 제1 및 제2출력 MOS 트랜지스터는 n-채널형인 출력 버퍼 회로.
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