JPH04365372A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04365372A JPH04365372A JP3142016A JP14201691A JPH04365372A JP H04365372 A JPH04365372 A JP H04365372A JP 3142016 A JP3142016 A JP 3142016A JP 14201691 A JP14201691 A JP 14201691A JP H04365372 A JPH04365372 A JP H04365372A
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- JP
- Japan
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- circuit
- power supply
- supply voltage
- semiconductor integrated
- logic circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 29
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
ものである。
ものである。
【０００２】
【従来の技術】近年、乾電池１本で動作する携帯用のヘ
ッドフォン付きカセットテープ再生装置が普及するに至
っている。そしてこのような装置には、モータ等の機構
部を制御するため半導体集積回路が用いられている。
ッドフォン付きカセットテープ再生装置が普及するに至
っている。そしてこのような装置には、モータ等の機構
部を制御するため半導体集積回路が用いられている。
【０００３】ところが、半導体集積回路は内部にＣＭＯ
Ｓで構成された論理回路を有しており、この回路を動作
させるには、乾電池１本では電圧が低すぎる。そこで一
般に、半導体集積回路はバイポーラトランジスタから成
る昇圧回路やインターフェイス回路と、ＣＭＯＳ論理回
路とを合わせ持つＢｉＣＭＯＳ構造となっている。
Ｓで構成された論理回路を有しており、この回路を動作
させるには、乾電池１本では電圧が低すぎる。そこで一
般に、半導体集積回路はバイポーラトランジスタから成
る昇圧回路やインターフェイス回路と、ＣＭＯＳ論理回
路とを合わせ持つＢｉＣＭＯＳ構造となっている。
【０００４】乾電池から得られる電源電圧Ｖｃｃ１ が
半導体集積回路に供給される。再生ボタン等が押されて
、入力端子より昇圧指令信号が昇圧回路に与えられると
、この昇圧回路が動作を開始する。昇圧回路によって昇
圧された電源電圧Ｖｃｃ２ が発生され、ＣＭＯＳ論理
回路が駆動される。ＣＭＯＳ論理回路によって機構部を
制御するための制御信号が発生され、半導体集積回路の
外部出力端子より外部へ出力される。停止ボタンが押さ
れたような場合には、ＣＭＯＳ論理回路より昇圧回路に
昇圧停止命令信号が与えられる。昇圧回路の昇圧動作が
停止して電源電圧Ｖｃｃ２が出力されなくなると、ＣＭ
ＯＳ論理回路も動作を停止して制御信号が出力されなく
なる。これにより、機構部も停止状態になる。
半導体集積回路に供給される。再生ボタン等が押されて
、入力端子より昇圧指令信号が昇圧回路に与えられると
、この昇圧回路が動作を開始する。昇圧回路によって昇
圧された電源電圧Ｖｃｃ２ が発生され、ＣＭＯＳ論理
回路が駆動される。ＣＭＯＳ論理回路によって機構部を
制御するための制御信号が発生され、半導体集積回路の
外部出力端子より外部へ出力される。停止ボタンが押さ
れたような場合には、ＣＭＯＳ論理回路より昇圧回路に
昇圧停止命令信号が与えられる。昇圧回路の昇圧動作が
停止して電源電圧Ｖｃｃ２が出力されなくなると、ＣＭ
ＯＳ論理回路も動作を停止して制御信号が出力されなく
なる。これにより、機構部も停止状態になる。
【０００５】ここで、昇圧回路が動作を停止している間
、ＣＭＯＳ論理回路から出力された制御信号を記憶して
おく必要のある場合がある。例えば、オートリバース機
能が付いている場合、カセットテープの再生面がＡ面と
Ｂ面のいずれかであるかを示す制御信号を記憶しておく
。再生ボタンが再び押されて昇圧回路が昇圧動作を再開
すると、記憶していた制御信号がＣＭＯＳ論理回路に与
えられる。これにより、停止前に再生していた方向に、
テープの再生を再開することができる。そこで、このよ
うな制御信号を記憶しておく回路が必要となる。
、ＣＭＯＳ論理回路から出力された制御信号を記憶して
おく必要のある場合がある。例えば、オートリバース機
能が付いている場合、カセットテープの再生面がＡ面と
Ｂ面のいずれかであるかを示す制御信号を記憶しておく
。再生ボタンが再び押されて昇圧回路が昇圧動作を再開
すると、記憶していた制御信号がＣＭＯＳ論理回路に与
えられる。これにより、停止前に再生していた方向に、
テープの再生を再開することができる。そこで、このよ
うな制御信号を記憶しておく回路が必要となる。
【０００６】記憶回路は一般には低電源電圧でも駆動で
きるように、図２のようにバイポーラトランジスタで構
成されている。電源電圧Ｖｃｃ１ 端子と接地端子との
間に、抵抗Ｒ１及びＲ２と、ｎｐｎトランジスタＴＲ２
及びＴＲ３でフリップフロップ回路が構成されている。 電源電圧Ｖｃｃ１ 端子とノードＮ１との間に抵抗Ｒ１
が接続され、バイポーラトランジスタＴＲ２のコレクタ
がノードＮ１に接続され、ベースがノードＮ２に接続さ
れ、エミッタが接地端子に接続されている。電源電圧Ｖ
ｃｃ１ 端子とノードＮ２との間に抵抗Ｒ２が接続され
、バイポーラトランジスタＴＲ３のコレクタがノードＮ
２にベースがノードＮ１に、エミッタが接地端子に接続
されている。
きるように、図２のようにバイポーラトランジスタで構
成されている。電源電圧Ｖｃｃ１ 端子と接地端子との
間に、抵抗Ｒ１及びＲ２と、ｎｐｎトランジスタＴＲ２
及びＴＲ３でフリップフロップ回路が構成されている。 電源電圧Ｖｃｃ１ 端子とノードＮ１との間に抵抗Ｒ１
が接続され、バイポーラトランジスタＴＲ２のコレクタ
がノードＮ１に接続され、ベースがノードＮ２に接続さ
れ、エミッタが接地端子に接続されている。電源電圧Ｖ
ｃｃ１ 端子とノードＮ２との間に抵抗Ｒ２が接続され
、バイポーラトランジスタＴＲ３のコレクタがノードＮ
２にベースがノードＮ１に、エミッタが接地端子に接続
されている。
【０００７】入力側において、入力端子ＩＰ１にベース
を接続されたバイポーラトランジスタＴＲ１のコレクタ
がノードＮ１に接続され、エミッタは接地端子に接続さ
れている。出力側において、電源電圧Ｖｃｃ２ 端子と
ノードＮ３との間に抵抗Ｒ３が接続され、バイポーラト
ランジスタＴＲ４のコレクタがノードＮ３にベースがノ
ードＮ２に接続され、エミッタが接地端子に接続されて
いる。ノードＮ３には、出力端子ＯＰ１が接続されてい
る。
を接続されたバイポーラトランジスタＴＲ１のコレクタ
がノードＮ１に接続され、エミッタは接地端子に接続さ
れている。出力側において、電源電圧Ｖｃｃ２ 端子と
ノードＮ３との間に抵抗Ｒ３が接続され、バイポーラト
ランジスタＴＲ４のコレクタがノードＮ３にベースがノ
ードＮ２に接続され、エミッタが接地端子に接続されて
いる。ノードＮ３には、出力端子ＯＰ１が接続されてい
る。
【０００８】入力端子ＩＰ１より記憶すべき制御信号が
入力され、バイポーラトランジスタＴＲ１が導通しフリ
ップフロップ回路に入力されて保持される。この保持さ
れた制御信号が、バイポーラトランジスタＴＲ４を介し
て出力端子ＯＰ１より出力される。
入力され、バイポーラトランジスタＴＲ１が導通しフリ
ップフロップ回路に入力されて保持される。この保持さ
れた制御信号が、バイポーラトランジスタＴＲ４を介し
て出力端子ＯＰ１より出力される。
【０００９】
【発明が解決しようとする課題】しかし従来は、図３に
示されるように記憶回路２２は半導体集積回路２１には
取り込まれていなかった。従って、半導体集積回路２１
の有するＣＭＯＳ論理回路が発生した制御信号を、信号
線２３を介して外部の記憶回路２２に記憶させ、必要な
時に半導体集積回路２１内へ信号線２４より制御信号を
取り込む必要があった。
示されるように記憶回路２２は半導体集積回路２１には
取り込まれていなかった。従って、半導体集積回路２１
の有するＣＭＯＳ論理回路が発生した制御信号を、信号
線２３を介して外部の記憶回路２２に記憶させ、必要な
時に半導体集積回路２１内へ信号線２４より制御信号を
取り込む必要があった。
【００１０】このため、半導体集積回路２１以外に記憶
回路２２という外付け部品が必要となり、部品点数の増
加と総コストの上昇を招いていた。また記憶回路２２と
の間で信号線２３及び２４を接続するため、入出力端子
を１本ずつ占有されて端子数の増加を招いていた。
回路２２という外付け部品が必要となり、部品点数の増
加と総コストの上昇を招いていた。また記憶回路２２と
の間で信号線２３及び２４を接続するため、入出力端子
を１本ずつ占有されて端子数の増加を招いていた。
【００１１】本発明は上記事情に鑑みてなされたもので
、部品点数及び総コストを低減させ、端子数も減少させ
ることができる半導体集積回路を提供することを目的と
する。
、部品点数及び総コストを低減させ、端子数も減少させ
ることができる半導体集積回路を提供することを目的と
する。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、第１の電源電圧を与えられて昇圧し第２の電源電圧
を発生させる昇圧回路と、第２の電源電圧を供給されて
動作する論理回路とを備え、少なくとも昇圧回路からの
第２の電源電圧の発生が停止している間、論理回路が発
生した信号を記憶しておき昇圧回路から第２の電源電圧
が再び発生されたときに記憶していた信号を論理回路に
転送する第１の電源電圧で動作する記憶回路をさらに備
えることを特徴としている。
は、第１の電源電圧を与えられて昇圧し第２の電源電圧
を発生させる昇圧回路と、第２の電源電圧を供給されて
動作する論理回路とを備え、少なくとも昇圧回路からの
第２の電源電圧の発生が停止している間、論理回路が発
生した信号を記憶しておき昇圧回路から第２の電源電圧
が再び発生されたときに記憶していた信号を論理回路に
転送する第１の電源電圧で動作する記憶回路をさらに備
えることを特徴としている。
【００１３】ここで、記憶回路はバイポーラトランジス
タを用いて構成され、論理回路はＣＭＯＳで構成されて
いてもよい。
タを用いて構成され、論理回路はＣＭＯＳで構成されて
いてもよい。
【００１４】
【作用】論理回路が発生した信号が、第１の電源電圧を
供給されて動作する記憶回路に記憶されるため、昇圧回
路からの第２の電源電圧の発生が停止している間も保持
された状態にあり、再び第２の電源電圧が発生されたと
きに記憶回路から信号が論理回路に転送される。ここで
、記憶回路は半導体集積回路に備わっているため外付け
部品として備える必要がなく、部品点数及び総コストが
低減され、外部入出力端子の数も減少する。
供給されて動作する記憶回路に記憶されるため、昇圧回
路からの第２の電源電圧の発生が停止している間も保持
された状態にあり、再び第２の電源電圧が発生されたと
きに記憶回路から信号が論理回路に転送される。ここで
、記憶回路は半導体集積回路に備わっているため外付け
部品として備える必要がなく、部品点数及び総コストが
低減され、外部入出力端子の数も減少する。
【００１５】ここで、記憶回路をバイポーラトランジス
タで構成することによって、乾電池１本のような低い第
１の電源電圧でも記憶動作が可能となり、論理回路をＣ
ＭＯＳで構成することによって低消費電力化がもたらさ
れる。
タで構成することによって、乾電池１本のような低い第
１の電源電圧でも記憶動作が可能となり、論理回路をＣ
ＭＯＳで構成することによって低消費電力化がもたらさ
れる。
【００１６】
【実施例】以下、本発明の一実施例による半導体集積回
路について説明する。図１に、本実施例による半導体集
積回路の概略構成を示す。バイポーラトランジスタで構
成された昇圧回路やインターフェイス回路を有するバイ
ポーラトランジスタ回路１２と、ＣＭＯＳ構成のＣＭＯ
Ｓ論理回路１４とが半導体集積回路１１に備わっている
。そして本実施例では、バイポーラトランジスタ回路１
２内に記憶回路１３が取り込まれている点に特徴がある
。
路について説明する。図１に、本実施例による半導体集
積回路の概略構成を示す。バイポーラトランジスタで構
成された昇圧回路やインターフェイス回路を有するバイ
ポーラトランジスタ回路１２と、ＣＭＯＳ構成のＣＭＯ
Ｓ論理回路１４とが半導体集積回路１１に備わっている
。そして本実施例では、バイポーラトランジスタ回路１
２内に記憶回路１３が取り込まれている点に特徴がある
。
【００１７】バイポーラトランジスタ回路１２は、乾電
池等の低い電源電圧Ｖｃｃ１ で駆動が可能であり、昇
圧回路から昇圧された電源電圧Ｖｃｃ２ が発生される
。この電源電圧Ｖｃｃ２ によって、ＣＭＯＳ論理回路
１４が動作する。ＣＭＯＳ論理回路１４からは、従来の
場合と同様に機構部を制御するための制御信号が出力さ
れる。この制御信号のうち、例えば上述したようにカセ
ットテープの再生面を示す制御信号が信号線１５を介し
て記憶回路１３に与えられて記憶される。これにより、
停止ボタンが押された場合等で昇圧回路が動作を停止し
電源電圧Ｖｃｃ２ の供給が停止された後であっても、
必要な制御信号は記憶回路１３によって記憶されている
。
池等の低い電源電圧Ｖｃｃ１ で駆動が可能であり、昇
圧回路から昇圧された電源電圧Ｖｃｃ２ が発生される
。この電源電圧Ｖｃｃ２ によって、ＣＭＯＳ論理回路
１４が動作する。ＣＭＯＳ論理回路１４からは、従来の
場合と同様に機構部を制御するための制御信号が出力さ
れる。この制御信号のうち、例えば上述したようにカセ
ットテープの再生面を示す制御信号が信号線１５を介し
て記憶回路１３に与えられて記憶される。これにより、
停止ボタンが押された場合等で昇圧回路が動作を停止し
電源電圧Ｖｃｃ２ の供給が停止された後であっても、
必要な制御信号は記憶回路１３によって記憶されている
。
【００１８】再生ボタンが押されて再び機構部を制御す
る必要が生じた場合、昇圧回路が昇圧動作を再開して電
源電圧Ｖｃｃ２ が発生され、ＣＭＯＳ論理回路１４が
動作する。この時、記憶回路１３に記憶されていた制御
信号が信号線１６を介してＣＭＯＳ論理回路１４に転送
される。これにより、動作停止前と同じ方向にテープを
走行させて再生することができる。このように、従来の
場合と同等な機能が得られる。
る必要が生じた場合、昇圧回路が昇圧動作を再開して電
源電圧Ｖｃｃ２ が発生され、ＣＭＯＳ論理回路１４が
動作する。この時、記憶回路１３に記憶されていた制御
信号が信号線１６を介してＣＭＯＳ論理回路１４に転送
される。これにより、動作停止前と同じ方向にテープを
走行させて再生することができる。このように、従来の
場合と同等な機能が得られる。
【００１９】そして本実施例では、記憶回路１３が半導
体集積回路１１に内蔵されていることにより、外付け部
品が不必要となり部品点数と総コストとを減少させるこ
とができる。また、記憶回路１３を内蔵しているため、
接続用の外部入出力端子を備える必要がなく、端子数を
減少させて素子面積を減少させることが可能である。
体集積回路１１に内蔵されていることにより、外付け部
品が不必要となり部品点数と総コストとを減少させるこ
とができる。また、記憶回路１３を内蔵しているため、
接続用の外部入出力端子を備える必要がなく、端子数を
減少させて素子面積を減少させることが可能である。
【００２０】上述した実施例は一例であり、本発明を限
定するものではない。例えば、本実施例では記憶回路を
バイポーラトランジスタで構成し、論理回路をＣＭＯＳ
で構成しているが、それぞれ他のトランジスタで構成し
てもよい。また本発明の半導体集積回路は、携帯用のカ
セットテープ再生装置に限らず、昇圧動作を停止してい
る間必要な情報を記憶しておく記憶回路を必要とする装
置には、幅広く適用することが可能である。
定するものではない。例えば、本実施例では記憶回路を
バイポーラトランジスタで構成し、論理回路をＣＭＯＳ
で構成しているが、それぞれ他のトランジスタで構成し
てもよい。また本発明の半導体集積回路は、携帯用のカ
セットテープ再生装置に限らず、昇圧動作を停止してい
る間必要な情報を記憶しておく記憶回路を必要とする装
置には、幅広く適用することが可能である。
【００２１】
【発明の効果】以上説明したように本発明の半導体集積
回路は、昇圧動作が停止している間、論理回路が発生し
た信号を記憶する記憶回路を備えているため、外付け部
品として他に備える必要がなく、部品点数及び総コスト
を低減し、外部入出力端子数を減少させることができる
。
回路は、昇圧動作が停止している間、論理回路が発生し
た信号を記憶する記憶回路を備えているため、外付け部
品として他に備える必要がなく、部品点数及び総コスト
を低減し、外部入出力端子数を減少させることができる
。
【図１】本発明の一実施例による半導体集積回路の構成
を示したブロック図。
を示したブロック図。
【図２】同半導体集積回路の有する記憶回路の構成を示
した回路図。
した回路図。
【図３】従来の半導体集積回路の構成を示したブロック
図。
図。
１１ 半導体集積回路
１２ バイポーラトランジスタ回路
１３ 記憶回路
１４ ＣＭＯＳ論理回路
１５，１６ 信号線
Claims (2)
- 【請求項１】第１の電源電圧を与えられて昇圧し第２の
電源電圧を発生させる昇圧回路と、前記第２の電源電圧
を供給されて動作する論理回路とを備えた半導体集積回
路において、少なくとも前記昇圧回路からの前記第２の
電源電圧の発生が停止している間、前記論理回路が発生
した信号を記憶しておき、前記昇圧回路から前記第２の
電源電圧が再び発生されたとき、記憶していた前記信号
を前記論理回路に転送する前記第１の電源電圧で動作す
る記憶回路をさらに備えることを特徴とする半導体集積
回路。 - 【請求項２】前記記憶回路はバイポーラトランジスタを
用いて構成された回路であり、前記論理回路はＣＭＯＳ
を用いて構成された回路であることを特徴とする請求項
１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142016A JPH04365372A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142016A JPH04365372A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365372A true JPH04365372A (ja) | 1992-12-17 |
Family
ID=15305416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3142016A Withdrawn JPH04365372A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226668A (ja) * | 1993-12-13 | 1995-08-22 | Nec Corp | 双方向論理信号レベル変換回路 |
| JPH0897706A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
-
1991
- 1991-06-13 JP JP3142016A patent/JPH04365372A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07226668A (ja) * | 1993-12-13 | 1995-08-22 | Nec Corp | 双方向論理信号レベル変換回路 |
| JPH0897706A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |