JPH0515325B2 - - Google Patents
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- JPH0515325B2 JPH0515325B2 JP61260942A JP26094286A JPH0515325B2 JP H0515325 B2 JPH0515325 B2 JP H0515325B2 JP 61260942 A JP61260942 A JP 61260942A JP 26094286 A JP26094286 A JP 26094286A JP H0515325 B2 JPH0515325 B2 JP H0515325B2
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- JP
- Japan
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- circuit
- output
- transistor
- phase splitter
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- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、１つの出力トランジスタにベース電
流を供給するためのフエーズスプリツタ回路を複
数個有し、かつ前記フエーズスプリツタ回路の動
作開始の時間に差を与えるための遅延回路を有す
ることを特徴としている。これにより出力トラン
ジスタに供給するベース電流の量を時間的に制御
して出力電流が急激に流れるのを防止することが
できるので、出力信号のオーバーシユートやリン
ギングおよび電磁波の発生等を抑制できる。
流を供給するためのフエーズスプリツタ回路を複
数個有し、かつ前記フエーズスプリツタ回路の動
作開始の時間に差を与えるための遅延回路を有す
ることを特徴としている。これにより出力トラン
ジスタに供給するベース電流の量を時間的に制御
して出力電流が急激に流れるのを防止することが
できるので、出力信号のオーバーシユートやリン
ギングおよび電磁波の発生等を抑制できる。
本発明はTTL回路に関するものであり、更に
詳しく言えば出力トランジスタの出力特性の改善
を図るTTL回路の構成に関するものである。
詳しく言えば出力トランジスタの出力特性の改善
を図るTTL回路の構成に関するものである。
第６図は従来例のTTL回路の構成を示す図で
ある。１は入力回路であり、pnpトランジスタＱ
１、プルアツプ抵抗Ｒ１、ダイオードＤ１により
構成されている。またＱ２はフエーズスプリツタ
トランジスタ、Ｑ３は出力トランジスタであり、
Ｒ２はプルアツプ抵抗、Ｒ３はプルダウン抵抗で
ある。なお図において出力回路はオープンコレク
タとなつているが、ダーリントン回路やオフバツ
フア回路を接続してもよい。
ある。１は入力回路であり、pnpトランジスタＱ
１、プルアツプ抵抗Ｒ１、ダイオードＤ１により
構成されている。またＱ２はフエーズスプリツタ
トランジスタ、Ｑ３は出力トランジスタであり、
Ｒ２はプルアツプ抵抗、Ｒ３はプルダウン抵抗で
ある。なお図において出力回路はオープンコレク
タとなつているが、ダーリントン回路やオフバツ
フア回路を接続してもよい。
次に従来例の回路の動作ついて説明する。入力
がＨ→Ｌに変化するとき、Ｑ１がオンするのでＱ
２がオフする。これによりＱ３がオフするから、
出力はＨレベルとなる。次に入力がＬ→Ｈに変化
するとき、Ｑ１がオフするのでＱ２がオンする。
これによりＱ３がオンするから、出力はＬ→Ｈに
変化する。ところで出力は外部回路と接続される
ので、十分なベース電流を供給して出力トランジ
スタＱ３の駆動能力を大きくしている。
がＨ→Ｌに変化するとき、Ｑ１がオンするのでＱ
２がオフする。これによりＱ３がオフするから、
出力はＨレベルとなる。次に入力がＬ→Ｈに変化
するとき、Ｑ１がオフするのでＱ２がオンする。
これによりＱ３がオンするから、出力はＬ→Ｈに
変化する。ところで出力は外部回路と接続される
ので、十分なベース電流を供給して出力トランジ
スタＱ３の駆動能力を大きくしている。
しかし、ベース電流を十分供給してＱ３の駆動
能力を単純に大きくする従来の方法によれば、第
７図に示すように出力波形がオーバーシユートし
たり、あるいはリンギングを発生して次段回路の
誤動作を招くことがある。
能力を単純に大きくする従来の方法によれば、第
７図に示すように出力波形がオーバーシユートし
たり、あるいはリンギングを発生して次段回路の
誤動作を招くことがある。
また急激な電流変化により、電磁波が発生して
ノイズとなる場合がある。
ノイズとなる場合がある。
本発明はかかる問題点に鑑みて創作されたもの
であり、高駆動能力の出力を有するが、出力変化
の際のオーバーシユート等が抑制されたTTL回
路の提供を目的とする。
であり、高駆動能力の出力を有するが、出力変化
の際のオーバーシユート等が抑制されたTTL回
路の提供を目的とする。
第１図は本発明の原理構成を示す回路図であ
る。図において、２は遅延回路であり、入力信号
の伝播遅延時間に差を設けて信号を出力する。Ｑ
４，Ｑ５，Ｑ６はフエーズスプリツタトランジス
タであり、遅延回路２の出力信号により動作を開
始する。Ｑ７は出力トランジスタであり、各フエ
ーズスプリツタトランジスタＱ４〜Ｑ６から供給
されるベース電流により駆動される。なおＲ４〜
Ｒ６はプルアツプ抵抗である。
る。図において、２は遅延回路であり、入力信号
の伝播遅延時間に差を設けて信号を出力する。Ｑ
４，Ｑ５，Ｑ６はフエーズスプリツタトランジス
タであり、遅延回路２の出力信号により動作を開
始する。Ｑ７は出力トランジスタであり、各フエ
ーズスプリツタトランジスタＱ４〜Ｑ６から供給
されるベース電流により駆動される。なおＲ４〜
Ｒ６はプルアツプ抵抗である。
第１図の回路の動作を、第２図の波形図を参照
しながら説明する。遅延回路２に信号が入力する
と、該信号は、t1後にフエーズスプリツタトラン
ジスタＱ４に伝播する。これによりＱ４がオンし
て出力トランジスタＱ７にベース電流を供給する
ので、Ｑ７はオンする。
しながら説明する。遅延回路２に信号が入力する
と、該信号は、t1後にフエーズスプリツタトラン
ジスタＱ４に伝播する。これによりＱ４がオンし
て出力トランジスタＱ７にベース電流を供給する
ので、Ｑ７はオンする。
このとき他のフエーズスプリツタトランジスタ
Ｑ５，Ｑ６はまだオンしていないので、Ｑ７の駆
動能力はそれほど大きくない。
Ｑ５，Ｑ６はまだオンしていないので、Ｑ７の駆
動能力はそれほど大きくない。
次いでt2後に出力信号がフエーズスプリツタト
ランジスタＱ５に伝播すると、該Ｑ５もオンす
る。従つて出力トランジスタＱ７のベースにＱ４
とＱ５の双方から電流が供給されるので、Ｑ７の
駆動能力がより大きくなる。
ランジスタＱ５に伝播すると、該Ｑ５もオンす
る。従つて出力トランジスタＱ７のベースにＱ４
とＱ５の双方から電流が供給されるので、Ｑ７の
駆動能力がより大きくなる。
そしてt3後には、入力信号はフエーズスプリツ
タトランジスタＱ６にも伝播するので、すべての
フエーズスプリツタトランジスタがオンする。こ
のため出力トランジスタＱ７に供給されるベース
電流が最大となるので、所定の大きな駆動能力を
得ることができる。
タトランジスタＱ６にも伝播するので、すべての
フエーズスプリツタトランジスタがオンする。こ
のため出力トランジスタＱ７に供給されるベース
電流が最大となるので、所定の大きな駆動能力を
得ることができる。
しかし第２図に示すように、出力電流が最大と
なる電圧範囲は極めて小さいので、出力波形のオ
ーバーシユートやリンギングはほとんど発生しな
い。
なる電圧範囲は極めて小さいので、出力波形のオ
ーバーシユートやリンギングはほとんど発生しな
い。
次に図を参照しながら本発明の実施例について
説明する。第３図は本発明の実施例に係るTTL
回路の回路図あり、３は遅延回路である。この遅
延回路３はマルチエミツタの入力用pnpトランジ
スタＱ８、抵抗Ｒ７，Ｒ８、容量Ｃ２，Ｃ３およ
びダイオードＤ２〜Ｄ５により構成されている。
ここでR7×C2およびR8×C3が入力信号の２種類
の伝播遅延時間を決定する。またＱ９，Ｑ１０は
フエーズスプリツタトランジスタでありＱ１１は
出力トランジスタである。なおＲ９，Ｒ１０はプ
ルアツプ抵抗、Ｒ１１はプルダウン抵抗である。
説明する。第３図は本発明の実施例に係るTTL
回路の回路図あり、３は遅延回路である。この遅
延回路３はマルチエミツタの入力用pnpトランジ
スタＱ８、抵抗Ｒ７，Ｒ８、容量Ｃ２，Ｃ３およ
びダイオードＤ２〜Ｄ５により構成されている。
ここでR7×C2およびR8×C3が入力信号の２種類
の伝播遅延時間を決定する。またＱ９，Ｑ１０は
フエーズスプリツタトランジスタでありＱ１１は
出力トランジスタである。なおＲ９，Ｒ１０はプ
ルアツプ抵抗、Ｒ１１はプルダウン抵抗である。
次に本発明の実施例の動作について説明する。
まず入力がＬ→Ｈに変化する。Ｑ８はオフにな
り、それぞれＲ７，Ｒ８を介してＣ２，Ｃ３がチ
ヤージアツプされる。いまR7×C2＜R8×C3のよ
うに設定していると仮定すると、フエーズスプリ
ツタトランジスタＱ９が最初にオンする。これに
より出力トランジスタＱ１１のベースに電流が供
給されるので、Ｑ１１はオンする。しかしＱ１０
はまだオフ状態なので、Ｑ１１の駆動電流はそれ
ほど大きくない。
まず入力がＬ→Ｈに変化する。Ｑ８はオフにな
り、それぞれＲ７，Ｒ８を介してＣ２，Ｃ３がチ
ヤージアツプされる。いまR7×C2＜R8×C3のよ
うに設定していると仮定すると、フエーズスプリ
ツタトランジスタＱ９が最初にオンする。これに
より出力トランジスタＱ１１のベースに電流が供
給されるので、Ｑ１１はオンする。しかしＱ１０
はまだオフ状態なので、Ｑ１１の駆動電流はそれ
ほど大きくない。
次いでフエーズスプリツトトランジスタＱ１０
がオンする。これによりＱ１１にはＱ９とＱ１０
の双方からベース電流が供給されるので、Ｑ１１
は所定の高い駆動能力をもつことになる。
がオンする。これによりＱ１１にはＱ９とＱ１０
の双方からベース電流が供給されるので、Ｑ１１
は所定の高い駆動能力をもつことになる。
このように本発明の実施例によれば徐々にＱ１
１の駆動能力を上げることにより、出力が急激に
変化することを防止している。このため従来のよ
うなオーバーシユートやリンギングおよび電磁波
の発生を抑制することができるので、TTL回路
の誤動作を防止することができる。
１の駆動能力を上げることにより、出力が急激に
変化することを防止している。このため従来のよ
うなオーバーシユートやリンギングおよび電磁波
の発生を抑制することができるので、TTL回路
の誤動作を防止することができる。
第４図は本発明の別の実施例に係るマルチエミ
ツタ入力構成の遅延回路の回路図である。この回
路の２つの出力がそれぞれ第３図に示すＱ９とＱ
１０のベースに接続されると、全体として２入力
ナンド回路となる。この場合の各出力に対する信
号の伝播時間はそれぞれR12×C4とR13×C5によ
つて決定される。
ツタ入力構成の遅延回路の回路図である。この回
路の２つの出力がそれぞれ第３図に示すＱ９とＱ
１０のベースに接続されると、全体として２入力
ナンド回路となる。この場合の各出力に対する信
号の伝播時間はそれぞれR12×C4とR13×C5によ
つて決定される。
第５図は本発明の別の実施例に係るダイオード
構成の遅延回路の回路図であり、第４図と同様な
回路機能を有する。この場合の信号伝播遅延回路
時間は、R14×C6とR15×C7によつて決定され
る。
構成の遅延回路の回路図であり、第４図と同様な
回路機能を有する。この場合の信号伝播遅延回路
時間は、R14×C6とR15×C7によつて決定され
る。
このようにマルチエミツタトランジスタやダイ
オードを用いて遅延回路を構成することにより、
出力の急激な変化が抑制された高駆動能力の出力
トランジスタを有する種々の論理回路を形成する
ことができる。
オードを用いて遅延回路を構成することにより、
出力の急激な変化が抑制された高駆動能力の出力
トランジスタを有する種々の論理回路を形成する
ことができる。
以上説明したように、本発明によれば高駆動能
力の出力トランジスタの急激な出力変化を防止す
ることができる。これによりオーバーシユートや
リンギングおよび電磁波の発生等を抑えることが
できるので、TTL回路の高性能化、高信頼化を
図ることが可能となる。
力の出力トランジスタの急激な出力変化を防止す
ることができる。これによりオーバーシユートや
リンギングおよび電磁波の発生等を抑えることが
できるので、TTL回路の高性能化、高信頼化を
図ることが可能となる。
第１図は本発明の原理を説明する回路図、第２
図は第１図の回路の動作を説明する波形図、第３
図は本発明の実施例を説明する回路図、第４図は
本発明の別の実施例に係るマルチエミツタ入力構
成の遅延回路の回路図、第５図は本発明の別の実
施例に係るダイオード構成の遅延回路の回路図、
第６は従来例の回路を説明する図、第７図は第６
図の回路の動作を説明する図である。 （符号の説明）、１…入力回路、２，３…遅延
回路、Ｑ１〜Ｑ１３…トランジスタ、Ｒ１〜Ｒ１
５…抵抗、Ｃ２〜Ｃ７…容量、Ｄ１〜Ｄ１１…ダ
イオード。
図は第１図の回路の動作を説明する波形図、第３
図は本発明の実施例を説明する回路図、第４図は
本発明の別の実施例に係るマルチエミツタ入力構
成の遅延回路の回路図、第５図は本発明の別の実
施例に係るダイオード構成の遅延回路の回路図、
第６は従来例の回路を説明する図、第７図は第６
図の回路の動作を説明する図である。 （符号の説明）、１…入力回路、２，３…遅延
回路、Ｑ１〜Ｑ１３…トランジスタ、Ｒ１〜Ｒ１
５…抵抗、Ｃ２〜Ｃ７…容量、Ｄ１〜Ｄ１１…ダ
イオード。
Claims (1)
- 【特許請求の範囲】 １ 出力トランジスタと、 エミツタが前記出力トランジスタのベースに接
続され、コレクタが抵抗を介して電源に接続され
た複数のフエーズスプリツタトランジスタと、 入力が共通に接続され、出力が前記複数のフエ
ーズスプリツタトランジスタの各ベースに別々に
接続され、それぞれ異なつた伝播遅延時間の信号
伝達を行なう遅延回路とを有することを特徴とす
るTTL回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260942A JPS63115419A (ja) | 1986-10-31 | 1986-10-31 | Ｔｔｌ回路 |
| KR8712101A KR900008024B1 (en) | 1986-10-31 | 1987-10-30 | Transistor-transistor logic |
| EP87309629A EP0266218B1 (en) | 1986-10-31 | 1987-10-30 | Transistor-transistor logic circuit with internal delay elements |
| DE8787309629T DE3783436T2 (de) | 1986-10-31 | 1987-10-30 | Transistor-transistor-logikschaltung mit internen verzoegerungsgliedern. |
| US07/115,870 US4803383A (en) | 1986-10-31 | 1987-11-02 | Transistor-transistor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61260942A JPS63115419A (ja) | 1986-10-31 | 1986-10-31 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115419A JPS63115419A (ja) | 1988-05-20 |
| JPH0515325B2 true JPH0515325B2 (ja) | 1993-03-01 |
Family
ID=17354919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61260942A Granted JPS63115419A (ja) | 1986-10-31 | 1986-10-31 | Ｔｔｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4803383A (ja) |
| EP (1) | EP0266218B1 (ja) |
| JP (1) | JPS63115419A (ja) |
| KR (1) | KR900008024B1 (ja) |
| DE (1) | DE3783436T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119773A (ja) * | 1987-11-02 | 1989-05-11 | Mitsubishi Electric Corp | インバータ回路 |
| JP2724872B2 (ja) * | 1989-04-12 | 1998-03-09 | 三菱電機株式会社 | 半導体集積回路用入力回路 |
| US5039881A (en) * | 1989-06-23 | 1991-08-13 | Motorola, Inc. | High speed, low power input buffer |
| US4987318A (en) * | 1989-09-18 | 1991-01-22 | International Business Machines Corporation | High level clamp driver for wire-or buses |
| JPH03222516A (ja) * | 1990-01-29 | 1991-10-01 | Fujitsu Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150519A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体集積論理回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4394588A (en) * | 1980-12-30 | 1983-07-19 | International Business Machines Corporation | Controllable di/dt push/pull driver |
| US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
| US4661727A (en) * | 1984-07-19 | 1987-04-28 | Fairchild Semiconductor Corporation | Multiple phase-splitter TTL output circuit with improved drive characteristics |
| US4698525A (en) * | 1985-12-03 | 1987-10-06 | Monolithic Memories, Inc. | Buffered Miller current compensating circuit |
| US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
-
1986
- 1986-10-31 JP JP61260942A patent/JPS63115419A/ja active Granted
-
1987
- 1987-10-30 EP EP87309629A patent/EP0266218B1/en not_active Expired - Lifetime
- 1987-10-30 DE DE8787309629T patent/DE3783436T2/de not_active Expired - Fee Related
- 1987-10-30 KR KR8712101A patent/KR900008024B1/ko not_active IP Right Cessation
- 1987-11-02 US US07/115,870 patent/US4803383A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150519A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | 半導体集積論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3783436D1 (de) | 1993-02-18 |
| KR880005755A (ko) | 1988-06-30 |
| JPS63115419A (ja) | 1988-05-20 |
| KR900008024B1 (en) | 1990-10-29 |
| US4803383A (en) | 1989-02-07 |
| DE3783436T2 (de) | 1993-05-06 |
| EP0266218A3 (en) | 1989-08-23 |
| EP0266218B1 (en) | 1993-01-07 |
| EP0266218A2 (en) | 1988-05-04 |
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