JPS6341669Y2 - - Google Patents
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- Publication number
- JPS6341669Y2 JPS6341669Y2 JP1981086156U JP8615681U JPS6341669Y2 JP S6341669 Y2 JPS6341669 Y2 JP S6341669Y2 JP 1981086156 U JP1981086156 U JP 1981086156U JP 8615681 U JP8615681 U JP 8615681U JP S6341669 Y2 JPS6341669 Y2 JP S6341669Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- supply circuit
- tuner
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Description
【考案の詳細な説明】
この考案は電源回路に関し、特にその制御トラ
ンジスタを電源スイツチに兼用する電源回路に関
するものである。
ンジスタを電源スイツチに兼用する電源回路に関
するものである。
カーステレオにおいては、チユーナとカセツト
デツキが組合されており、この両者はテープ優先
となるように電源系が接続されている。つまり、
チユーナ受信中にテープを挿入すると、チユーナ
が断となつて自動的にテープが再生されるように
なつている。また、テープを排出すると、テープ
再生が断になりかつチユーナスイツチがオンされ
ている場合にはこのチユーナ側に切換つてチユー
ナ再生モードにセツトされる。このようなテープ
優先モードを得るには、チユーナの電源をテープ
デツキのスイツチ系を介して再びチユーナに戻す
構成としなければならない。
デツキが組合されており、この両者はテープ優先
となるように電源系が接続されている。つまり、
チユーナ受信中にテープを挿入すると、チユーナ
が断となつて自動的にテープが再生されるように
なつている。また、テープを排出すると、テープ
再生が断になりかつチユーナスイツチがオンされ
ている場合にはこのチユーナ側に切換つてチユー
ナ再生モードにセツトされる。このようなテープ
優先モードを得るには、チユーナの電源をテープ
デツキのスイツチ系を介して再びチユーナに戻す
構成としなければならない。
しかしながら、上述した構成においては、２回
路のスイツチを必要とするとともに、電源系の配
線が複雑なものとなつてしまう欠点を有してい
る。従つて、この考案による目的は、電源回路の
スイツチ回路の数を少なくするとともに、装置間
の配線数を少なくした電源回路を提供することで
ある。
路のスイツチを必要とするとともに、電源系の配
線が複雑なものとなつてしまう欠点を有してい
る。従つて、この考案による目的は、電源回路の
スイツチ回路の数を少なくするとともに、装置間
の配線数を少なくした電源回路を提供することで
ある。
このような目的を達成するためにこの考案は、
電源安定化のために用いられている制御トランジ
スタを電源スイツチに兼用するものである。以
下、図面を用いて本考案による電源回路を詳細に
説明する。
電源安定化のために用いられている制御トランジ
スタを電源スイツチに兼用するものである。以
下、図面を用いて本考案による電源回路を詳細に
説明する。
第１図はこの考案による電源回路の一実施例を
示す回路図であつて、Q1は入力端IN1と出力端
OUT1との間に接続された制御用のトランジス
タ、Q2，Q3は差動増幅器を構成するトランジス
タ、Dzは抵抗R1，R2を介して入力端IN1とアー
ス間に接続されたツエナーダイオードであつて、
トランジスタQ2のベースに基準電圧を供給する
ためのものである。R3はトランジスタQ1のエミ
ツタ・ベース間に接続されてリーク電流によるト
ランジスタQ1の誤動作を防止するための抵抗で
ある。R4はトランジスタQ1の出力をツエーナー
ダイオードDzに供給する抵抗、R6，R7はトラン
ジスタQ1の出力電圧を分圧してトランジスタQ3
のベースに誤差検出用として供給する抵抗、R5
はトランジスタQ2，Q3によつて構成される差動
増幅器のエミツタ抵抗、C1は抵抗R1，R2ととも
に作用して、ツエナーダイオードDzにリツプル
が供給されるのを防止する滑用のコンデンサであ
る。そして、これらは一般に周知の定電圧電源回
路を構成している。Q4は定電圧電源系において
基準となる電圧を発生するツエナーダイオード
Dzの両端間に接続されたトランジスタ、R8は前
記トランジスタQ4のベースと入力端IN3との間に
接続された抵抗である。
示す回路図であつて、Q1は入力端IN1と出力端
OUT1との間に接続された制御用のトランジス
タ、Q2，Q3は差動増幅器を構成するトランジス
タ、Dzは抵抗R1，R2を介して入力端IN1とアー
ス間に接続されたツエナーダイオードであつて、
トランジスタQ2のベースに基準電圧を供給する
ためのものである。R3はトランジスタQ1のエミ
ツタ・ベース間に接続されてリーク電流によるト
ランジスタQ1の誤動作を防止するための抵抗で
ある。R4はトランジスタQ1の出力をツエーナー
ダイオードDzに供給する抵抗、R6，R7はトラン
ジスタQ1の出力電圧を分圧してトランジスタQ3
のベースに誤差検出用として供給する抵抗、R5
はトランジスタQ2，Q3によつて構成される差動
増幅器のエミツタ抵抗、C1は抵抗R1，R2ととも
に作用して、ツエナーダイオードDzにリツプル
が供給されるのを防止する滑用のコンデンサであ
る。そして、これらは一般に周知の定電圧電源回
路を構成している。Q4は定電圧電源系において
基準となる電圧を発生するツエナーダイオード
Dzの両端間に接続されたトランジスタ、R8は前
記トランジスタQ4のベースと入力端IN3との間に
接続された抵抗である。
このように構成された電源回路において、通常
状態においては入力端IN3には信号は加わらず、
従つて、トランジスタQ4はオフとなつている。
この状態においては、入力端IN1，IN2間に供給
されるバツテリー出力等の直流電源は、抵抗R1，
R2とコンデンサC1によつて構成される時定回路
を介してトランジスタQ2のベースに供給される
ためにトランジスタQ2がオンとなる。トランジ
スタQ2がオンになると、トランジスタQ1もオン
するためにその出力が抵抗R6，R1によつて分圧
された後にトランジスタQ3のベースに供給され
てこれをオンさせる。この場合、トランジスタ
Q1の出力は、抵抗R4を介してトランジスタQ2の
ベースに帰還される。そして、このトランジスタ
Q2のベースは、ツエナーダイオードDzによつて
定まる一定電圧まで上昇する。この場合、出力端
OUT1，OUT2間に発生される出力電圧V0は、 V0＝Vz×（R6＋R7）／R7の電圧で安定する。
従つて、この電源回路は、トランジスタQ2，Q3
のベース電圧差に対応して制御用トランジスタ
Q1のベースを制御して出力の安定化を計つてい
ることになる。
状態においては入力端IN3には信号は加わらず、
従つて、トランジスタQ4はオフとなつている。
この状態においては、入力端IN1，IN2間に供給
されるバツテリー出力等の直流電源は、抵抗R1，
R2とコンデンサC1によつて構成される時定回路
を介してトランジスタQ2のベースに供給される
ためにトランジスタQ2がオンとなる。トランジ
スタQ2がオンになると、トランジスタQ1もオン
するためにその出力が抵抗R6，R1によつて分圧
された後にトランジスタQ3のベースに供給され
てこれをオンさせる。この場合、トランジスタ
Q1の出力は、抵抗R4を介してトランジスタQ2の
ベースに帰還される。そして、このトランジスタ
Q2のベースは、ツエナーダイオードDzによつて
定まる一定電圧まで上昇する。この場合、出力端
OUT1，OUT2間に発生される出力電圧V0は、 V0＝Vz×（R6＋R7）／R7の電圧で安定する。
従つて、この電源回路は、トランジスタQ2，Q3
のベース電圧差に対応して制御用トランジスタ
Q1のベースを制御して出力の安定化を計つてい
ることになる。
次に、外部より入力端IN3に“Ｈ”レベルの信
号が供給されると、トランジスタQ4がオンとな
る。トランジスタQ4がオンになると、トランジ
スタQ2のベースがアースに落されるために、こ
のトランジスタQ2がオフに反転する。トランジ
スタQ2がオフになると、トランジスタQ1のベー
ス電流が断となつてオフとなり、これに伴なつて
電源回路の出力は断となる。従つて、この状態に
おいては、電源回路の図示しない電源スイツチを
オフしたと同様に作用することになる。次に、入
力端IN3の電位を“Ｌ”レベルに戻すと、トラン
ジスタQ2のベース電位がツエナーダイオードDz
によつて定まる一定値にまで上昇し、これに伴な
つて通常の定電圧回路に復帰して電源が出力され
る。
号が供給されると、トランジスタQ4がオンとな
る。トランジスタQ4がオンになると、トランジ
スタQ2のベースがアースに落されるために、こ
のトランジスタQ2がオフに反転する。トランジ
スタQ2がオフになると、トランジスタQ1のベー
ス電流が断となつてオフとなり、これに伴なつて
電源回路の出力は断となる。従つて、この状態に
おいては、電源回路の図示しない電源スイツチを
オフしたと同様に作用することになる。次に、入
力端IN3の電位を“Ｌ”レベルに戻すと、トラン
ジスタQ2のベース電位がツエナーダイオードDz
によつて定まる一定値にまで上昇し、これに伴な
つて通常の定電圧回路に復帰して電源が出力され
る。
第２図は第１図に示す電源回路を用いたカース
テレオの電源制御系を示す回路図であつて、TN
はチユーナ部、CTはカセツトデツキ部であつて、
チユーナ部TNは第１図に示す電源回路Ａを有し
ている。また、このチユーナ部TNは電源＋Ｂと
電源回路Ａの入力端IN1との間に接続された電源
スイツチSW1を有している。また出力端OUT1に
はチユーナ部TNの負荷Ｂが接続されている。
テレオの電源制御系を示す回路図であつて、TN
はチユーナ部、CTはカセツトデツキ部であつて、
チユーナ部TNは第１図に示す電源回路Ａを有し
ている。また、このチユーナ部TNは電源＋Ｂと
電源回路Ａの入力端IN1との間に接続された電源
スイツチSW1を有している。また出力端OUT1に
はチユーナ部TNの負荷Ｂが接続されている。
一方、カセツトデツキ部CTは、電源＋Ｂと負
荷Ｃとの間に接続された電源スイツチSW2を有し
ている。また、電源スイツチSW2の出力はチユー
ナ部TNの入力端IN3に供給されている。
荷Ｃとの間に接続された電源スイツチSW2を有し
ている。また、電源スイツチSW2の出力はチユー
ナ部TNの入力端IN3に供給されている。
このように構成された装置において、チユーナ
部TNの電源スイツチSW1を閉じると、定電圧回
路Ａが作動してチユーナ部TNの負荷に電源が供
給されてチユーナ部TNが作動する。次に、カセ
ツトデツキ部CTの電源スイツチSW2が閉じられ
ると、負荷Ｃが作動してテープの再生が行なわれ
るとともに、チユーナ部TNに設けられているト
ランジスタQ4がオンとなる。トランジスタQ4が
オンになると、前述したように電源回路Ａが不作
動となつて出力が断になり、電源スイツチSW1を
開いたと同様な状態となる。また、カセツトデツ
キ部CTの電源スイツチSW2を開くと、トランジ
スタQ4がオフされて電源回路Ａが通常状態に作
動するために、電源スイツチSW1が閉じていれば
チユーナ部TNが作動することになる。
部TNの電源スイツチSW1を閉じると、定電圧回
路Ａが作動してチユーナ部TNの負荷に電源が供
給されてチユーナ部TNが作動する。次に、カセ
ツトデツキ部CTの電源スイツチSW2が閉じられ
ると、負荷Ｃが作動してテープの再生が行なわれ
るとともに、チユーナ部TNに設けられているト
ランジスタQ4がオンとなる。トランジスタQ4が
オンになると、前述したように電源回路Ａが不作
動となつて出力が断になり、電源スイツチSW1を
開いたと同様な状態となる。また、カセツトデツ
キ部CTの電源スイツチSW2を開くと、トランジ
スタQ4がオフされて電源回路Ａが通常状態に作
動するために、電源スイツチSW1が閉じていれば
チユーナ部TNが作動することになる。
なお、上記実施例においては、カーステレオに
適用した場合について説明したが、これに限定さ
れるものではない。
適用した場合について説明したが、これに限定さ
れるものではない。
以上説明したように、この考案による電源回路
は、基準電源をオン・オフ制御するトランジスタ
を設け、このトランジスタを外部信号によ制御す
ることによつて安定化電源の制御トランジスタを
オン・オフ制御するものであるために、この制御
トランジスタを電源スイツチに兼用することがで
き、前記外部信号を操作することにより他の装置
との連動が極めて容易になる優れた効果を有す
る。
は、基準電源をオン・オフ制御するトランジスタ
を設け、このトランジスタを外部信号によ制御す
ることによつて安定化電源の制御トランジスタを
オン・オフ制御するものであるために、この制御
トランジスタを電源スイツチに兼用することがで
き、前記外部信号を操作することにより他の装置
との連動が極めて容易になる優れた効果を有す
る。
第１図はこの考案による電源回路の一実施例を
示す回路図、第２図は第１図の回路をカーステレ
オに適用した例を示す回路図である。 Q1〜Q4…トランジスタ、Dz…ツエナーダイオ
ード、R1〜R8…抵抗、C1…コンデンサ。
示す回路図、第２図は第１図の回路をカーステレ
オに適用した例を示す回路図である。 Q1〜Q4…トランジスタ、Dz…ツエナーダイオ
ード、R1〜R8…抵抗、C1…コンデンサ。
Claims (1)
- 安定化電源を構成する制御トランジスタと、制
御のための基準となる基準電源を有する電源回路
において、外部信号によつてオン・オフ動作する
トランジスタを設け、このトランジスタを用いて
上記基準をオフにし、制御トランジスタをオフ制
御することにより、制御トランジスタに電源スイ
ツチを兼用させた電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981086156U JPS6341669Y2 (ja) | 1981-06-11 | 1981-06-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981086156U JPS6341669Y2 (ja) | 1981-06-11 | 1981-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198793U JPS57198793U (ja) | 1982-12-17 |
| JPS6341669Y2 true JPS6341669Y2 (ja) | 1988-11-01 |
Family
ID=29881386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981086156U Expired JPS6341669Y2 (ja) | 1981-06-11 | 1981-06-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341669Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4833761A (ja) * | 1971-09-03 | 1973-05-12 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096408U (ja) * | 1973-12-29 | 1975-08-12 | ||
| JPS5540635Y2 (ja) * | 1977-04-14 | 1980-09-22 |
-
1981
- 1981-06-11 JP JP1981086156U patent/JPS6341669Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4833761A (ja) * | 1971-09-03 | 1973-05-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57198793U (ja) | 1982-12-17 |
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