JPH0124656Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、音響機器等の操作部における操作状
態に応じて生じる入力信号の到来を記憶してそれ
に対応した出力を発生する入力状態記憶回路に関
する。

かかる入力状態記憶回路は、例えば音響機器の
信号切換制御あるいはモード切換制御をなす場合
において電源オフ直前における記憶内容を電源オ
フ中も保持して電源再投入時におけるモード設定
等をなすための操作を不要とすべくモード指令入
力信号等の到来を記憶する記憶手段にのみ電源オ
フ中において電源を供給するバツテリ等の電源供
給手段を備えていわゆるバツテリバツクアツプ機
能を有する構成となつていることがある。かかる
従来の入力状態記憶回路は、操作部が電源オフ中
においてもモード指令入力信号等を発生し得る構
成となつている場合は記憶手段における記憶内容
が変化して電源再投入時における操作が必要にな
るという欠点を有している。また、従来の入力状
態記憶回路においてはバツテリ等の電源供給手段
が記憶手段の消費電流のみならず記憶手段の出力
端子より流出して記憶手段の次段の回路の入力電
流として消費される電流をも供給することになつ
てバツテリ等の電源供給手段の消耗が早いという
欠点もある。

そこで、本考案は電源オフ直前における記憶内
容を電源オフ中において確実に保持しかつ電源オ
フ中における消費電流の少ない入力状態記憶回路
を提供することを目的とする。

本考案による入力状態記憶回路は、電源オフ中
における入力信号の到来を禁止する入力禁止手段
及び電源オフ中における記憶手段の出力電流を遮
断する出力遮断手段を備えた構成となつている。

以下、本考案を添付図面を参照して詳細に説明
する。

図において、SW₁は例えば音響機器におけるノ
ンロツク式スイツチからなるモード切換スイツチ
である。スイツチSW₁の一端は接地されている。
スイツチSW₁の他端には定電圧回路１より例えば
＋5.7Vの電源＋V_DDが抵抗R₁を介して供給され
る。定電圧回路１には電源スイツチSW₂を介して
電源＋Ｂが供給される。定電圧回路１において、
電源＋Ｂと接地間に抵抗R₂、ダイオードD₁及び
ツエナーダイオードDZ₁が直列接続されている。
抵抗R₂とダイオードD₁との直列接続点J₁と接地
間にはノイズ防止用のバイパスコンデンサC₁が
接続されている。接続点J₁より電源＋V_DDが入力
回路２に直接供給される。また、それと同時に電
源＋V_DDはダイオードD₂を介して記憶手段として
のＤ−FF（Ｄ形フリツプフロツプ）３にも供給さ
れる。このＤ−FF３には定電圧回路４からもダ
イオードD₃を介して電源＋V_DDが供給される。定
電圧回路４は、電源＋Ｂと接地間に直列接続され
た抵抗R₆、ダイオードD₄及びツエナーダイオー
ドDZ₂と、抵抗R₆とダイオードD₄との直列接続
点J₂と接地間に接続されたノイズ防止用バイパス
コンデンサC₃とで構成されている。そして接続
点J₂において電源＋V_DDが発生する。

入力回路２において、接続点J₁とスイツチSW₁
の他端間に直列接続されたコンデンサC₂及び抵
抗R₃からなるチヤタリング防止用の時定数回路
が設けられており、スイツチSW₁の押圧操作によ
つてコンデンサC₂と抵抗R₃との直列接続点にチ
ヤタリング成分を除去された低レベル信号が導出
される。この低レベル信号は、入力抵抗R₄を介
してトランジスタQ₁のベースに供給される。ト
ランジスタQ₁のエミツタは、接続点J₁に接続さ
れている。トランジスタQ₁のコレクタと接地間
にはコレクタ抵抗R₅が接続されている。トラン
ジスタQ₁のベースに低レベル信号が供給された
とき抵抗R₅の両端に高レベル信号が入力回路２
の出力として導出される。この高レベル信号は、
Ｄ−FF３のクロツク入力端子に供給される。Ｄ
−FF３のクリア入力端子及びプリセツト入力端
子は、共に接地されている。また、Ｄ−FF３の
Ｑ出力がＤ−FF３のＤ入力端子に供給され、Ｄ
−FF３はクロツク入力端子に高レベル信号が供
給されるごとに交互にセツト状態、リセツト状態
となる。このＤ−FF３のＱ出力及び出力は、
それぞれ出力回路５に供給される。出力回路５に
おいて、Ｄ−FF３のＱ出力、出力の各々は入
力抵抗R₇，R₈の各々を介してエミツタ接地構成
のトランジスタQ₂，Q₃の各々のベースに供給さ
れる。トランジスタQ₂，Q₃の各々のエミツタは
互いに接続されている。このトランジスタQ₂，
Q₃のエミツタ共通接続点には出力電流遮断手段
としてのエミツタ接地トランジスタQ₄のコレク
タが接続されている。トランジスタQ₄のベース
にはスイツチSW₂及び入力抵抗R₉を介して電源
＋Ｂが供給されている。トランジスタQ₂，Q₃の
各々のコレクタ出力は、入力抵抗R₁₀，R₁₁の
各々を介してトランジスタQ₅，Q₆の各々のベー
スに供給される。トランジスタQ₅，Q₆の各々の
エミツタは互いに接続され、そのエミツタ共通接
続点にはスイツチSW₂を介して電源＋Ｂが供給さ
れている。トランジスタQ₅，Q₆の各々のベース
とエミツタ間にはバイアス抵抗R₁₂，R₁₃の各々
が接続されている。そして、トランジスタQ₅，
Q₆の各々のコレクタより例えばAMチユーナ、
FMチユーナからなる負荷R_L1，R_L2の各々にＤ−
FF３の状態に応じて電源＋Ｂが供給されてモー
ド切換制御がなされる。尚、スイツチSW₂を介し
て電源＋Ｂが供給される電源供給ラインＬと接地
間にはプルダウン抵抗R₁₄が接続されている。

以上の構成において、スイツチSW₂がオフ状態
になると定電圧回路１より入力回路２及びＤ−
FF３に供給されていた電源＋V_DDが消滅する。し
かしながら、Ｄ−FF３には定電圧回路４からも
電源＋V_DDが供給されているのでＤ−FF３におけ
る記憶内容は消滅ないし変化することなく保持さ
れることになる。また、入力回路２において、ス
イツチSW₂がオフ状態になるとトランジスタQ₁
のエミツタの電位が接地レベルとなるのでスイツ
チSW₁の押圧によつて低レベル信号がトランジス
タQ₁のベースに供給されてもトランジスタQ₁は
オン状態にならずＤ−FF３のクロツク入力端子
に高レベル信号が供給されないこととなる。従つ
て、電源オフ中においてはＤ−FF３の記憶内容
は変化せず電源再投入時における切換操作を不要
とすることができることになる。また、出力回路
５において、スイツチSW₂がオフ状態になるとト
ランジスタQ₄のベースにおける電位が接地レベ
ルとなつてトランジスタQ₄がオフ状態となるの
でＤ−FF３のＱ出力端子、出力端子のうちの
高レベルとなつた一方より出力される出力電流が
トランジスタQ₂，Q₃のうちの対応する一方への
ベース電流となつて流出することが阻止されてト
ランジスタQ₂，Q₃が共にオフ状態になる。この
ため、電源オフ中の消費電流をＤ−FF３の消費
電流だけにすることができ、Ｄ−FF３が例えば
CMOS構造をなす集積回路からなつていれば電
源オフ中の消費電流を数μA〜10μA程度の極めて
少ない電流量にすることができる。

以上詳述した如く本考案による入力状態記憶回
路は、電源オフ中において記憶手段への入力信号
の供給を禁止する手段と記憶手段の出力電流を遮
断する手段とを備えているので、消費電流が少な
くかつ電源再投入時における操作を不要にするこ
とができるのである。

尚、上記実施例においては操作スイツチの個数
が１であるとしたが、操作スイツチの個数が２以
上の場合であつても本考案が適用され得るのは明
らかである。

【図面の簡単な説明】

図は、本考案の一実施例を示す回路図である。 主要部分の符号の説明、２……入力回路、３…
…Ｄ−FF、４……定電圧回路、５……出力回路。

Claims (1)

【実用新案登録請求の範囲】
1. 両端間に電源電圧が印加されることによつて信
   号を発生する抵抗と、入力信号が制御入力端子に
   供給されたときオンとなり前記電源電圧を前記抵
   抗に印加するスイツチング素子と、前記抵抗によ
   つて発生した信号により前記入力信号の到来を記
   憶する少なくとも１つの記憶手段と、電源がオフ
   されているとき前記記憶手段の出力電流を遮断す
   る出力電流遮断手段を有する出力回路と、電源が
   オフされているとき前記記憶手段のみに電源を供
   給する電源供給手段とからなることを特徴とする
   入力状態記憶回路。