JP2732677B2 - メモリバックアップ用電圧検出回路 - Google Patents
メモリバックアップ用電圧検出回路Info
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- JP2732677B2 JP2732677B2 JP1180780A JP18078089A JP2732677B2 JP 2732677 B2 JP2732677 B2 JP 2732677B2 JP 1180780 A JP1180780 A JP 1180780A JP 18078089 A JP18078089 A JP 18078089A JP 2732677 B2 JP2732677 B2 JP 2732677B2
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- JP
- Japan
- Prior art keywords
- power supply
- memory
- voltage
- memory load
- cmos gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- Y02B60/1225—
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はメモリバックアップ電圧検出回路の改良に関
する。
する。
（従来の技術） スタティックRAMを用いたメモリ負荷（メモリ回路）
は、低電圧電源で所要のデータを保持する機能があり、
簡便に使用し得ると言う特長がある。しかし、電源電圧
が或る値以下になると、上記機能が損われるため、第２
図に示すような構成のメモリバックアップ電圧検出回路
を具備させている。すなわち、電源１とメモリ負荷２と
の間に配設されメモリ負荷２の動作時電流を増幅するPN
Pバイポーラトランジスタ（以下単にPNPトランジスタと
記載する）３と、前記PNPトランジスタ３と電源１との
間に分岐接続され電源電圧を監視し、かつメモリ負荷２
の動作を指示するバイポーラIC素子４と、前記バイポー
ラIC素子４の出力をベース側で受けPNPトランジスタ３
のスイッチングを行うスイッチング用NPNバイポーラト
ランジスタ（以下単にPNPトランジスタと記載する）５
と前記PNPトランジスタ３の出力側に一端が接続しPNPト
ランジスタ３のスイッチングによりメモリ負荷電源とし
て切り換えられるメモリ負荷バックアップ用電源（バッ
テリ）６とを具備して成るメモリバックアップ用電圧検
出回路が使用されている。
は、低電圧電源で所要のデータを保持する機能があり、
簡便に使用し得ると言う特長がある。しかし、電源電圧
が或る値以下になると、上記機能が損われるため、第２
図に示すような構成のメモリバックアップ電圧検出回路
を具備させている。すなわち、電源１とメモリ負荷２と
の間に配設されメモリ負荷２の動作時電流を増幅するPN
Pバイポーラトランジスタ（以下単にPNPトランジスタと
記載する）３と、前記PNPトランジスタ３と電源１との
間に分岐接続され電源電圧を監視し、かつメモリ負荷２
の動作を指示するバイポーラIC素子４と、前記バイポー
ラIC素子４の出力をベース側で受けPNPトランジスタ３
のスイッチングを行うスイッチング用NPNバイポーラト
ランジスタ（以下単にPNPトランジスタと記載する）５
と前記PNPトランジスタ３の出力側に一端が接続しPNPト
ランジスタ３のスイッチングによりメモリ負荷電源とし
て切り換えられるメモリ負荷バックアップ用電源（バッ
テリ）６とを具備して成るメモリバックアップ用電圧検
出回路が使用されている。
しかして、上記メモリバックアップ用電圧検出回路に
よれば、電源１から可変抵抗VR1,抵抗R1およびR2により
分圧された電圧VREFが一定値以上になると、電圧監視用
のバイポーラIC4の出力が０からハイレベル（Ｈ）に変
化し、メモリ負荷２の端子CEをハイレベルにしてメモリ
負荷２を動作状態にする。一方、前記電圧監視用のバイ
ポーラIC4の出力電流によりNPNトランジスタ５はスイッ
チング作用し、さらに増幅用PNPトランジスタ３をオ
ン，オフしてメモリ負荷２に、所要の電圧を電源１もし
くはメモリバックアップ用電源６から付与するようにな
っている。
よれば、電源１から可変抵抗VR1,抵抗R1およびR2により
分圧された電圧VREFが一定値以上になると、電圧監視用
のバイポーラIC4の出力が０からハイレベル（Ｈ）に変
化し、メモリ負荷２の端子CEをハイレベルにしてメモリ
負荷２を動作状態にする。一方、前記電圧監視用のバイ
ポーラIC4の出力電流によりNPNトランジスタ５はスイッ
チング作用し、さらに増幅用PNPトランジスタ３をオ
ン，オフしてメモリ負荷２に、所要の電圧を電源１もし
くはメモリバックアップ用電源６から付与するようにな
っている。
（発明が解決しようとする課題） しかし、上記メモリバックアップ用電圧検出回路の場
合、電圧監視用のバイポーラIC4の動作限界電源電圧を
下まわると、電圧監視用のバイポーラIC4の出力が不安
定になり、回路に誤動作がしばしば生じる。つまり、前
記NPNトランジスタ５などのスイッチング作用の信頼性
が損われ、メモリバックアップ用電源６から指数関数的
に電流が流れ、メモリバックアップ用電源６の電流容量
が急速に低減，浪費されると言う問題がある。
合、電圧監視用のバイポーラIC4の動作限界電源電圧を
下まわると、電圧監視用のバイポーラIC4の出力が不安
定になり、回路に誤動作がしばしば生じる。つまり、前
記NPNトランジスタ５などのスイッチング作用の信頼性
が損われ、メモリバックアップ用電源６から指数関数的
に電流が流れ、メモリバックアップ用電源６の電流容量
が急速に低減，浪費されると言う問題がある。
本発明は上記事情に対処してなされたもので、回路の
誤動作を容易に防止し、メモリバックアップ用電源６の
電流容量の低減，浪費を効果的に防止し得るメモリバッ
クアップ用電圧検出回路を提供することを目的とする。
誤動作を容易に防止し、メモリバックアップ用電源６の
電流容量の低減，浪費を効果的に防止し得るメモリバッ
クアップ用電圧検出回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、電源との間に配設されメモリ負荷の動作時
電流を増幅するPNPトランジスタ、 前記PNPトランジスタと電源との間に分岐接続され電
源電圧を監視し、かつメモリ負荷の動作を指示するする
バイポーラIC素子、 前記バイポーラIC素子の出力をCMOSゲートを介してベ
ース側で受けPNPトランジスタのスイッチングを行うス
イッチング用NPNトランジスタ、 前記PNPトランジスタのメモリ負荷側を介してCMOSゲ
ートを駆動，制御するCMOSゲート電源および 前記CMOSゲートに一端が接続しPNPトランジスタのス
イッチングによりメモリ負荷電源として切り換えられる
メモリ負荷バックアップ用電源を具備して成ることを特
徴とする。
電流を増幅するPNPトランジスタ、 前記PNPトランジスタと電源との間に分岐接続され電
源電圧を監視し、かつメモリ負荷の動作を指示するする
バイポーラIC素子、 前記バイポーラIC素子の出力をCMOSゲートを介してベ
ース側で受けPNPトランジスタのスイッチングを行うス
イッチング用NPNトランジスタ、 前記PNPトランジスタのメモリ負荷側を介してCMOSゲ
ートを駆動，制御するCMOSゲート電源および 前記CMOSゲートに一端が接続しPNPトランジスタのス
イッチングによりメモリ負荷電源として切り換えられる
メモリ負荷バックアップ用電源を具備して成ることを特
徴とする。
（作 用） 上記構成によれば、電源電圧が電圧監視用バイポーラ
ICの動作電圧を下まわった場合でも、メモリ負荷バック
アップ用電源よってCMOSゲートが容易に働き、電圧監視
用バイポーラICの出力はNPNトランジスタなどに対して
確実に入力し、NPNトランジスタおよびPNPトランジスタ
を動作させる。つまり、電圧監視用バイポーラICの出力
が一定値よりも高い時でもNPNトランジスタのベース端
子は、CMOSゲートの出力で動作入力が確保されるため、
回路の誤動作が容易に防止され、メモリ負荷バックアッ
プ用電源から指数関数的に電流が流れることが全面的に
防止される。
ICの動作電圧を下まわった場合でも、メモリ負荷バック
アップ用電源よってCMOSゲートが容易に働き、電圧監視
用バイポーラICの出力はNPNトランジスタなどに対して
確実に入力し、NPNトランジスタおよびPNPトランジスタ
を動作させる。つまり、電圧監視用バイポーラICの出力
が一定値よりも高い時でもNPNトランジスタのベース端
子は、CMOSゲートの出力で動作入力が確保されるため、
回路の誤動作が容易に防止され、メモリ負荷バックアッ
プ用電源から指数関数的に電流が流れることが全面的に
防止される。
（実施例） 以下第１図を参照して本発明の実施例を説明する。第
１図は本発明に係るメモリバックアップ用電圧検出回路
の構成例を示す回路図で、電源１とメモリ負荷２との間
に配設されメモリ負荷２の動作時電流を増幅するPNPト
ランジスタ３と、前記PNPトランジスタ３と電源１との
間に分岐接続され電源電圧を監視し、かつメモリ負荷２
の動作を指示するするバイポーラIC素子４と、前記バイ
ポーラIC素子４の出力をCMOSゲート７を介してベース側
で受け前記PNPトランジスタ３のスイッチングを行うス
イッチング用NPNトランジスタ５と、前記PNPトランジス
タ３のメモリ負荷２側を介してCMOSゲート７を駆動，制
御するCMOSゲート電源８と、前記CMOSゲート７に一端が
接続しPNPトランジスタ３のスイッチングによりメモリ
負荷電源として切り換えられるメモリ負荷バックアップ
用電源６とを具備して成るメモリバックアップ用電圧検
出回路である。
１図は本発明に係るメモリバックアップ用電圧検出回路
の構成例を示す回路図で、電源１とメモリ負荷２との間
に配設されメモリ負荷２の動作時電流を増幅するPNPト
ランジスタ３と、前記PNPトランジスタ３と電源１との
間に分岐接続され電源電圧を監視し、かつメモリ負荷２
の動作を指示するするバイポーラIC素子４と、前記バイ
ポーラIC素子４の出力をCMOSゲート７を介してベース側
で受け前記PNPトランジスタ３のスイッチングを行うス
イッチング用NPNトランジスタ５と、前記PNPトランジス
タ３のメモリ負荷２側を介してCMOSゲート７を駆動，制
御するCMOSゲート電源８と、前記CMOSゲート７に一端が
接続しPNPトランジスタ３のスイッチングによりメモリ
負荷電源として切り換えられるメモリ負荷バックアップ
用電源６とを具備して成るメモリバックアップ用電圧検
出回路である。
次に上記構成のメモリバックアップ用電圧検出回路の
動作について説明する。
動作について説明する。
先ず電源１の電圧は抵抗R1,R2により分圧されVR1によ
って微調整された所定の電圧VREFがバイポーラIC4に入
力されているが、一方電圧VREFよりも高い電源１電圧V
DDも印加されているため、電源１電圧VDDと同電位の出
力を発生し、この出力がメモリ負荷２端子CEに印加さ
れ、メモリ負荷２を動作し得る状態にする。また、メモ
リバックアップ用電源６およびCMOSゲート用電源８によ
って動作するCMOSゲート７および抵抗R3を介して、前記
バイポーラIC4の出力（ベース電流）はNPNトランジスタ
５のベース側に印加され、NPNトランジスタ５をオン
（動作）させて所要のベース電流をPNPトランジスタ３
のベース側に流す。このPNPトランジスタ３へのベース
電流によりPNPトランジスタ３はオン（動作）となり、
電源１からメモリ負荷２に所要の動作電流が供給され
る。
って微調整された所定の電圧VREFがバイポーラIC4に入
力されているが、一方電圧VREFよりも高い電源１電圧V
DDも印加されているため、電源１電圧VDDと同電位の出
力を発生し、この出力がメモリ負荷２端子CEに印加さ
れ、メモリ負荷２を動作し得る状態にする。また、メモ
リバックアップ用電源６およびCMOSゲート用電源８によ
って動作するCMOSゲート７および抵抗R3を介して、前記
バイポーラIC4の出力（ベース電流）はNPNトランジスタ
５のベース側に印加され、NPNトランジスタ５をオン
（動作）させて所要のベース電流をPNPトランジスタ３
のベース側に流す。このPNPトランジスタ３へのベース
電流によりPNPトランジスタ３はオン（動作）となり、
電源１からメモリ負荷２に所要の動作電流が供給され
る。
一方、バイポーラIC4に所定の電圧VREFよりも低い電
源１電圧VDDが入力した場合は、その接地電位GNDレベル
の出力となり、CMOSゲート７の出力も、前記接地電位GN
Dレベルとなる。このため、NPNトランジスタ５のベース
−エミッタ間の電圧も０となり、NPNトランジスタ５が
オフ（不動作）となるとともに、PNPトランジスタ３も
ベース電流が流れないためオフ（不動作）状態となる。
この状態においては、電源１の電圧VDDは、メモリ負荷
２に印加されなくなるが、代りに前記接地電位GNDレベ
ルの電圧の印加でメモリ負荷２は動作し得る状態にな
り、メモリバックアップ用電源６の電圧で所要の動作状
態を持続する。つまり、バイポーラIC4に所定の電圧V
REFよりも低い電源１電圧VDDが入力した場合、NPNトラ
ンジスタ５およびPNPトランジスタ３が完全にオフ（不
動作）となるため、メモリバックアップ用電源６からの
リーク電流がなくなり、メモリバックアップ用電源６の
電流容量の低減乃至浪費が確実にかつ、容易に防止され
る。
源１電圧VDDが入力した場合は、その接地電位GNDレベル
の出力となり、CMOSゲート７の出力も、前記接地電位GN
Dレベルとなる。このため、NPNトランジスタ５のベース
−エミッタ間の電圧も０となり、NPNトランジスタ５が
オフ（不動作）となるとともに、PNPトランジスタ３も
ベース電流が流れないためオフ（不動作）状態となる。
この状態においては、電源１の電圧VDDは、メモリ負荷
２に印加されなくなるが、代りに前記接地電位GNDレベ
ルの電圧の印加でメモリ負荷２は動作し得る状態にな
り、メモリバックアップ用電源６の電圧で所要の動作状
態を持続する。つまり、バイポーラIC4に所定の電圧V
REFよりも低い電源１電圧VDDが入力した場合、NPNトラ
ンジスタ５およびPNPトランジスタ３が完全にオフ（不
動作）となるため、メモリバックアップ用電源６からの
リーク電流がなくなり、メモリバックアップ用電源６の
電流容量の低減乃至浪費が確実にかつ、容易に防止され
る。
［発明の効果］ 上記説明から分るように、本発明に係るメモリバック
アップ用電圧検出回路によれば、メモリ負荷（メモリ回
路）の機能上の信頼性を上げ得るばかりでなく、バック
アップ用電源の電流リークも容易に防止し、もってバッ
クアップ用電源の長寿命化をも図り得る。
アップ用電圧検出回路によれば、メモリ負荷（メモリ回
路）の機能上の信頼性を上げ得るばかりでなく、バック
アップ用電源の電流リークも容易に防止し、もってバッ
クアップ用電源の長寿命化をも図り得る。
第１図は本発明に係るメモリバックアップ用電圧検出回
路例を示す回路図、第２図は従来のメモリバックアップ
用電圧検出回路を示す回路図である。 １……電源 ２……メモリ負荷 ３……pnpトランジスタ ４……バイポーラIC ５……npnトランジスタ ６……メモリ負荷バックアップ用電源 ７……CMOSゲート ８……CMOSゲート電源
路例を示す回路図、第２図は従来のメモリバックアップ
用電圧検出回路を示す回路図である。 １……電源 ２……メモリ負荷 ３……pnpトランジスタ ４……バイポーラIC ５……npnトランジスタ ６……メモリ負荷バックアップ用電源 ７……CMOSゲート ８……CMOSゲート電源
Claims (1)
- 【請求項１】電源との間に配設され、メモリ負荷の動作
時電流を増幅するPNPバイポーラトランジスタ、 前記PNPバイポーラトランジスタと電源との間に分岐接
続され電源電圧を監視し、かつメモリ負荷の動作を指示
するバイポーラIC素子、 前記バイポーラIC素子の出力をCMOSゲートを介してベー
ス側で受けPNPバイポーラトランジスタのスイッチング
を行うスイッチング用NPNバイポーラトランジスタ、 前記PNPバイポーラトランジスタのメモリ負荷側を介し
てCMOSゲートを駆動，制御するCMOSゲート電源、 前記CMOSゲートに一端が接続しPNPバイポーラトランジ
スタのスイッチングにより、メモリ負荷電源として切り
替えられるメモリ負荷バアップ用電源を具備して成るこ
とを特徴とするメモリバックアップ用電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180780A JP2732677B2 (ja) | 1989-07-12 | 1989-07-12 | メモリバックアップ用電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180780A JP2732677B2 (ja) | 1989-07-12 | 1989-07-12 | メモリバックアップ用電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344721A JPH0344721A (ja) | 1991-02-26 |
| JP2732677B2 true JP2732677B2 (ja) | 1998-03-30 |
Family
ID=16089204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180780A Expired - Lifetime JP2732677B2 (ja) | 1989-07-12 | 1989-07-12 | メモリバックアップ用電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732677B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107027U (ja) * | 1984-12-20 | 1986-07-07 | ||
| JP2578819B2 (ja) * | 1987-07-31 | 1997-02-05 | 日本電気株式会社 | Ｉｃメモリカ−ド |
-
1989
- 1989-07-12 JP JP1180780A patent/JP2732677B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344721A (ja) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071226 Year of fee payment: 10 |
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|
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