JP2578819B2 - Ｉｃメモリカ−ド - Google Patents
Ｉｃメモリカ−ドInfo
- Publication number
- JP2578819B2 JP2578819B2 JP62192842A JP19284287A JP2578819B2 JP 2578819 B2 JP2578819 B2 JP 2578819B2 JP 62192842 A JP62192842 A JP 62192842A JP 19284287 A JP19284287 A JP 19284287A JP 2578819 B2 JP2578819 B2 JP 2578819B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- power supply
- semiconductor memory
- write enable
- external power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Credit Cards Or The Like (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICメモリカード、特にバッテリ・バック・ア
ップされたICメモリカードに関する。
ップされたICメモリカードに関する。
従来、この種のICメモリカードは、外部電源がオフす
るとチップセレクト信号を制御し、内部の半導体メモリ
を非活性にした状態で、カード内蔵の電池でデータ保持
を行っていた。
るとチップセレクト信号を制御し、内部の半導体メモリ
を非活性にした状態で、カード内蔵の電池でデータ保持
を行っていた。
第４図にこのような従来のICメモリカードの一例を示
す。
す。
第４図において、Q1はNPN型バイポーラトランジス
タ、Q2〜Q3はPNP型バイポーラトランジスタ、D1はツェ
ナー電圧3.9ボルトのツェナーダイオード、D2はダイオ
ード、R1〜５は抵抗器、BATはICメモリカードの内部電
池（例えば、電圧３ボルトのリチウム電池）、RAM1〜ｍ
は半導体メモリ（例えば、CMOSスタティックRAM）、A0
〜An,VCC′，▲▼′,CSは半導体メモリRAM1〜ｍの
それぞれアドレス端子，電源端子，ライトイネーブル端
子，チップセレクト端子である。また、VCCはシステム
側から供給される外部電源で、記号41で示されている回
路がバッテリバックアップ回路である。
タ、Q2〜Q3はPNP型バイポーラトランジスタ、D1はツェ
ナー電圧3.9ボルトのツェナーダイオード、D2はダイオ
ード、R1〜５は抵抗器、BATはICメモリカードの内部電
池（例えば、電圧３ボルトのリチウム電池）、RAM1〜ｍ
は半導体メモリ（例えば、CMOSスタティックRAM）、A0
〜An,VCC′，▲▼′,CSは半導体メモリRAM1〜ｍの
それぞれアドレス端子，電源端子，ライトイネーブル端
子，チップセレクト端子である。また、VCCはシステム
側から供給される外部電源で、記号41で示されている回
路がバッテリバックアップ回路である。
次に、バッテリバックアップ回路41の動作について説
明する。
明する。
上記外部電源VCCがオフ（3.9ボルト以下になる）と、
ツェナーダイオードD1がオフし、NPN型バイポーラトラ
ンジスタQ1のベースのレベルが０ボルトとなる為Q1がオ
フし、Q1がオフしたことによりPNP型バイポーラトラン
ジスタQ2,Q3もオフする。
ツェナーダイオードD1がオフし、NPN型バイポーラトラ
ンジスタQ1のベースのレベルが０ボルトとなる為Q1がオ
フし、Q1がオフしたことによりPNP型バイポーラトラン
ジスタQ2,Q3もオフする。
このことにより、抵抗器R5によってチップセレクト端
子CSが０ボルトとなり、半導体メモリRAM1〜ｍを非活性
状態とし、かつ同時に内部電池BATの電源（３ボルト）
が半導体メモリRAM1〜ｍに供給され、この時の状態をバ
ッテリバックアップ状態という。
子CSが０ボルトとなり、半導体メモリRAM1〜ｍを非活性
状態とし、かつ同時に内部電池BATの電源（３ボルト）
が半導体メモリRAM1〜ｍに供給され、この時の状態をバ
ッテリバックアップ状態という。
上述した従来のICメモリカードは、外部電源VCCに同
期して、チップセレクト端子CSだけを制御して半導体メ
モリRAM1〜ｍを非活性状態にしている為、第５図に示す
タイミング時に誤書き込みする可能性がある。
期して、チップセレクト端子CSだけを制御して半導体メ
モリRAM1〜ｍを非活性状態にしている為、第５図に示す
タイミング時に誤書き込みする可能性がある。
すなわち、外部電源VCCのオフにともないトランジス
タQ3がオフとなるが、半導体メモリRMA1〜ｍのチップセ
レクト端子CSは同端子の寄生容量と抵抗R5とで決定され
る時定数に従って０ボルトに低下してゆく。一方、ライ
トイネーブル端子▲▼′では、電源VCCのオフにと
もないシステムからの同端子への信号供給がなくなるた
め、同端子の寄生容量と寄生抵抗とで決定される時定数
に従って０ボルトに低下してゆく。抵抗R5は端子▲
▼′の寄生抵抗に比べて大きいので、第５図に示すよう
に、チップセレクト端子SCはライトイネーブル端子▲
▼′よりも遅く０ボルトとなり、この結果、（Ａ）の
期間に誤書き込みが生じる。
タQ3がオフとなるが、半導体メモリRMA1〜ｍのチップセ
レクト端子CSは同端子の寄生容量と抵抗R5とで決定され
る時定数に従って０ボルトに低下してゆく。一方、ライ
トイネーブル端子▲▼′では、電源VCCのオフにと
もないシステムからの同端子への信号供給がなくなるた
め、同端子の寄生容量と寄生抵抗とで決定される時定数
に従って０ボルトに低下してゆく。抵抗R5は端子▲
▼′の寄生抵抗に比べて大きいので、第５図に示すよう
に、チップセレクト端子SCはライトイネーブル端子▲
▼′よりも遅く０ボルトとなり、この結果、（Ａ）の
期間に誤書き込みが生じる。
また、この様な状態は、使用中のICメモリカードを誤
ってシステムからはずした場合にも第５図と同様なタイ
ミングになり得る為、やはり誤書き込みされることがあ
る。
ってシステムからはずした場合にも第５図と同様なタイ
ミングになり得る為、やはり誤書き込みされることがあ
る。
本発明は、バッテリバックアップ開始時及び使用中の
ICメモリカードをシステムから抜き取った時の誤書き込
み防止が可能なICメモリカードを提供することを目的と
する。
ICメモリカードをシステムから抜き取った時の誤書き込
み防止が可能なICメモリカードを提供することを目的と
する。
本発明のICメモリカードは、上述のような構成に対
し、さらに、カードのライトイネーブル端子、即ち、外
部ライトイネーブル端子と半導体メモリのライトイネー
ブル端子との間にトランスファーゲートを設けると共
に、半導体メモリのライトイネーブル端子および電源端
子間に抵抗を設け、当該トランスファーゲートを外部電
源がオンの時は導通状態に、オフの時は遮断状態にそれ
ぞれ制御するように構成したことを特徴としている。
し、さらに、カードのライトイネーブル端子、即ち、外
部ライトイネーブル端子と半導体メモリのライトイネー
ブル端子との間にトランスファーゲートを設けると共
に、半導体メモリのライトイネーブル端子および電源端
子間に抵抗を設け、当該トランスファーゲートを外部電
源がオンの時は導通状態に、オフの時は遮断状態にそれ
ぞれ制御するように構成したことを特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す。
本実施例では、第４図に対し、外部電源VCCと同様に
ライトイネーブル端子▲▼もPNP型バイポーラトラ
ンジスタ（Q4）を介して、RAM1〜ｍのライトイネーブル
端子▲▼′へ接続させ、かつライトイネーブル端子
▲▼′と電源VCC′を抵抗器R6を介して接続してい
る。
ライトイネーブル端子▲▼もPNP型バイポーラトラ
ンジスタ（Q4）を介して、RAM1〜ｍのライトイネーブル
端子▲▼′へ接続させ、かつライトイネーブル端子
▲▼′と電源VCC′を抵抗器R6を介して接続してい
る。
この様な回路構成にすることにより、外部電源VCCと
ライトイネーブル信号が同時にオフして０ボルトに向か
っても、ライトイネーブル信号はPNP型バイポーラトラ
ンジスタQ4により遮断され、半導体メモリRAM1〜ｍのラ
イトイネーブル端子▲▼’には抵抗器R6を介して内
部電池BATの電圧３ボルトが与えられる。このことによ
り、ライトイネーブル信号が０ボルトにならず、誤書き
込みを防止できる。第３図にはこの時のタイミングチャ
ートを示す。
ライトイネーブル信号が同時にオフして０ボルトに向か
っても、ライトイネーブル信号はPNP型バイポーラトラ
ンジスタQ4により遮断され、半導体メモリRAM1〜ｍのラ
イトイネーブル端子▲▼’には抵抗器R6を介して内
部電池BATの電圧３ボルトが与えられる。このことによ
り、ライトイネーブル信号が０ボルトにならず、誤書き
込みを防止できる。第３図にはこの時のタイミングチャ
ートを示す。
第２図は、本発明の第２の実施例を示す。
本実施例では、第１の実施例のPNP型バイポーラトラ
ンジスタQ4のかわりにＰチャンネル型MOSトランジスタQ
6,Nチャンネル型MOSトランジスタQ5,CMOSインバータ２
と抵抗器R6を使用しており、回路動作に関しては第１の
実施例と同様である。
ンジスタQ4のかわりにＰチャンネル型MOSトランジスタQ
6,Nチャンネル型MOSトランジスタQ5,CMOSインバータ２
と抵抗器R6を使用しており、回路動作に関しては第１の
実施例と同様である。
以上説明したような構成により、電源の半導体メモリ
への供給が止まるとライトイネーブル信号の供給も止ま
るため、バッテリバックアップを開始する際の誤書き込
みを防止できる効果がある。また、使用しているICメモ
リカードを、誤ってシステムから抜き取っても同様にし
て誤書き込みすることはない。
への供給が止まるとライトイネーブル信号の供給も止ま
るため、バッテリバックアップを開始する際の誤書き込
みを防止できる効果がある。また、使用しているICメモ
リカードを、誤ってシステムから抜き取っても同様にし
て誤書き込みすることはない。
第1,2図は本発明の第1,第２の各実施例、第３図はこれ
らの実施例のタイミングチャート、第４図は従来例およ
び第５図は本従来例のタイミングチャートをそれぞれ示
す。 Q1……NPN型バイポーラトランジスタ、Q2〜Q4……PNP型
バイポーラトランジスタ、Q5……Ｎチャンネル型MOSト
ランジスタ、Q6……Ｐチャンネル型MOSトランジスタ、D
1……ツェナーダイオード、D2……ダイオード、R1〜R6
抵抗器、BAT……内部電池、A0〜An……アドレス端子、V
CC′電源端子、▲▼′……ライトイネーブル端子、
CS……チップセレクト端子、RAM1〜ｍ……半導体メモ
リ、VCC……外部電源、11,21,41……バッテリバックア
ップ回路、２……CMOSインバータ。
らの実施例のタイミングチャート、第４図は従来例およ
び第５図は本従来例のタイミングチャートをそれぞれ示
す。 Q1……NPN型バイポーラトランジスタ、Q2〜Q4……PNP型
バイポーラトランジスタ、Q5……Ｎチャンネル型MOSト
ランジスタ、Q6……Ｐチャンネル型MOSトランジスタ、D
1……ツェナーダイオード、D2……ダイオード、R1〜R6
抵抗器、BAT……内部電池、A0〜An……アドレス端子、V
CC′電源端子、▲▼′……ライトイネーブル端子、
CS……チップセレクト端子、RAM1〜ｍ……半導体メモ
リ、VCC……外部電源、11,21,41……バッテリバックア
ップ回路、２……CMOSインバータ。
Claims (1)
- 【請求項１】電源端子、チップセレクト端子およびライ
トイネーブル端子を有する半導体メモリと、外部電源端
子と、外部ライトイネーブル端子と、内部電圧源と、前
記外部電源端子に印加される電圧がオンの時は前記外部
電源端子を前記半導体メモリの前記電源端子およびチッ
プセレクト端子に電気的に接続するともに前記内部電圧
源を前記半導体メモリの前記電源端子から電気的に切り
離し、前記外部電源端子に印加される電圧がオフの時は
前記外部電源端子を前記半導体メモリの前記電源端子お
よび前記チップセレクト端子から電気的に切り離すとと
もに前記内部電圧源を前記半導体メモリの前記電源端子
に電気的に接続する制御回路とを備えるICメモリカード
において、前記外部ライトイネーブル端子と前記半導体
メモリの前記ライトイネーブル端子との間にトランスフ
ァーゲートを設けるとともに、前記半導体メモリの前記
ライトイネーブル端子と前記電源端子との間に抵抗を設
け、前記制御回路は、前記外部電源端子に印加される電
圧がオンの時は前記トランスファーゲートを導通せし
め、前記外部電源端子に印加される電圧がオフの時は前
記トランスファーゲートを遮断せしめるように構成され
ていることを特徴とするICメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62192842A JP2578819B2 (ja) | 1987-07-31 | 1987-07-31 | Ｉｃメモリカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62192842A JP2578819B2 (ja) | 1987-07-31 | 1987-07-31 | Ｉｃメモリカ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436391A JPS6436391A (en) | 1989-02-07 |
| JP2578819B2 true JP2578819B2 (ja) | 1997-02-05 |
Family
ID=16297887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62192842A Expired - Lifetime JP2578819B2 (ja) | 1987-07-31 | 1987-07-31 | Ｉｃメモリカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578819B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2732677B2 (ja) * | 1989-07-12 | 1998-03-30 | 株式会社東芝 | メモリバックアップ用電圧検出回路 |
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990279A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | インタ−フエ−ス回路 |
-
1987
- 1987-07-31 JP JP62192842A patent/JP2578819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436391A (en) | 1989-02-07 |
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