JPH04112209A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH04112209A JPH04112209A JP2230629A JP23062990A JPH04112209A JP H04112209 A JPH04112209 A JP H04112209A JP 2230629 A JP2230629 A JP 2230629A JP 23062990 A JP23062990 A JP 23062990A JP H04112209 A JPH04112209 A JP H04112209A
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- 238000001514 detection method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、バッテリイでバックアップが必要なメモリ（
ＲＡＭ）を有するプログラマブルコントローラ（以下Ｐ
Ｃと称す）に関する。
ＲＡＭ）を有するプログラマブルコントローラ（以下Ｐ
Ｃと称す）に関する。
［従来の技術１
メモリ（ＲＡＭ）を、バッテリイでバックアップするに
は大力の場合、第３図および第４図に示すような手段が
一般に用いられている。すなわち通常動作時の電源電圧
が５■であるとして、ＲＡＭ以外の電源が４．５■程度
以下に電圧降下した場合に、ＲＡＭに対するチップセレ
クト信号２２を“Ｈ”レベルに固定すると共に、ＲＡＭ
の電源をバッテリイから供給することにより、ＲＡＭの
バッテリバックアップが保証されるようにしている。そ
のためには第３図に示すように、電圧降下を検出する信
号＊ＭＰＲ７６が必要で、第４図にその電圧降下検出回
路の構成の一例を示す。ここで、１０はその回路であり
、電源電圧８が、一定電圧以下になると、トランジスタ
２３の°°オフ゛°によって検出信号＊ＭＰＲＴ６がハ
イインピーダンスになりバッテリイ９によってプルアッ
プされる抵抗２４により、“Ｈ”レベルとなることから
検出される。なおこの信号＊ＭＰＰＴ６は、通常のＲＡ
Ｍアクセス時には゛°Ｌ゛°レベルに保たれていて専用
ＬＳＩからの信号弓ｙが、チップセレクト信号２２とし
て出力されるもので＊ＭＰＲＴ６が“Ｈ”レベルとなっ
た場合にはアンドゲート４により、チップセレクト２２
が、” Ｈ”レベルに固定される。そこでアンドゲート
４には電圧降下時でも出力を不定にしてはならないため
、バッテリイ９から電源の供給を必要とする。
は大力の場合、第３図および第４図に示すような手段が
一般に用いられている。すなわち通常動作時の電源電圧
が５■であるとして、ＲＡＭ以外の電源が４．５■程度
以下に電圧降下した場合に、ＲＡＭに対するチップセレ
クト信号２２を“Ｈ”レベルに固定すると共に、ＲＡＭ
の電源をバッテリイから供給することにより、ＲＡＭの
バッテリバックアップが保証されるようにしている。そ
のためには第３図に示すように、電圧降下を検出する信
号＊ＭＰＲ７６が必要で、第４図にその電圧降下検出回
路の構成の一例を示す。ここで、１０はその回路であり
、電源電圧８が、一定電圧以下になると、トランジスタ
２３の°°オフ゛°によって検出信号＊ＭＰＲＴ６がハ
イインピーダンスになりバッテリイ９によってプルアッ
プされる抵抗２４により、“Ｈ”レベルとなることから
検出される。なおこの信号＊ＭＰＰＴ６は、通常のＲＡ
Ｍアクセス時には゛°Ｌ゛°レベルに保たれていて専用
ＬＳＩからの信号弓ｙが、チップセレクト信号２２とし
て出力されるもので＊ＭＰＲＴ６が“Ｈ”レベルとなっ
た場合にはアンドゲート４により、チップセレクト２２
が、” Ｈ”レベルに固定される。そこでアンドゲート
４には電圧降下時でも出力を不定にしてはならないため
、バッテリイ９から電源の供給を必要とする。
次に従来技術によるＲＡＭの接続方式例を第５図によっ
て説明する。本例は容量２５６ｋｂｉｔのＲＡＭＩを１
２個用い、最大３２ｂｉｔ最小８ｂｉｔのデータバス２
で、３８４にダブルワード（１５３６にバイト）分のバ
イト・ワード・ダブルワードアクセスを可能とするメモ
リＲＡＭの接続方式を示す。ここで各ＲＡＭＩには、リ
ード・ライト信号１５およびアドレスバス３が共通に接
続されると共にデータバス２の方は、データＯ〜７（１
６）、データ８〜１５（１７）、データ１６〜２３（１
ｇ）、データ２４〜３１（１９）の４コずつの３組に分
けられ、それぞれの組で３２ｂｉｔのデータバスを構成
している。また、チップセレクト２２の方は、各ＲＡＭ
Ｉに１本ずつ接続され、バイト（８ｂｉｔ） 、ワード
（１６ｂｉｔ） 、ダブルワード（３２ｂｉｔ）の単位
でそれぞれリード・ライトアクセスを可能とする。なお
これらのチップセレクト２２は、前述した様に、ＲＡＭ
Ｉをバッテリイバックアップするために設けられた＊工
と、＊ＭＰＲＴ６とを入力とするアンドゲート４の出力
であり、これらのアンドゲート４および１２個のＲＡＭ
Ｉは第４図示したバッテリイ９を電源としている。
て説明する。本例は容量２５６ｋｂｉｔのＲＡＭＩを１
２個用い、最大３２ｂｉｔ最小８ｂｉｔのデータバス２
で、３８４にダブルワード（１５３６にバイト）分のバ
イト・ワード・ダブルワードアクセスを可能とするメモ
リＲＡＭの接続方式を示す。ここで各ＲＡＭＩには、リ
ード・ライト信号１５およびアドレスバス３が共通に接
続されると共にデータバス２の方は、データＯ〜７（１
６）、データ８〜１５（１７）、データ１６〜２３（１
ｇ）、データ２４〜３１（１９）の４コずつの３組に分
けられ、それぞれの組で３２ｂｉｔのデータバスを構成
している。また、チップセレクト２２の方は、各ＲＡＭ
Ｉに１本ずつ接続され、バイト（８ｂｉｔ） 、ワード
（１６ｂｉｔ） 、ダブルワード（３２ｂｉｔ）の単位
でそれぞれリード・ライトアクセスを可能とする。なお
これらのチップセレクト２２は、前述した様に、ＲＡＭ
Ｉをバッテリイバックアップするために設けられた＊工
と、＊ＭＰＲＴ６とを入力とするアンドゲート４の出力
であり、これらのアンドゲート４および１２個のＲＡＭ
Ｉは第４図示したバッテリイ９を電源としている。
ここまで述べて来た本口、リード・ライト１５゜データ
バス２．アドレスバス３は、いずれも専用ＬＳＩ５から
の出力であり、以下に、専用ＬＳＩ５の必要性およびそ
の内部回路の構成について説明する。
バス２．アドレスバス３は、いずれも専用ＬＳＩ５から
の出力であり、以下に、専用ＬＳＩ５の必要性およびそ
の内部回路の構成について説明する。
最近のＰＣでは、システムの多様化及び、高機能化が進
み、汎用のＣＰＵのみでは処理しきれなくなったために
、周辺ロジック回路が増加しつつある。また一方では、
ＰＣの小型化、高速処理、低価格化が要求されており、
これらを実現する為に、大力のＰＣでは、周辺ロジック
回路を別に分離して組むのではなく専用ＬＳＩ化し、さ
らには汎用ＣＰＬＩ的機能までをも、専用ＬＳＩに取り
込む傾向にある。第５図に示した従来例の場合も、アド
レスバス３．＊ＣＳ７．およびリード・ライト信号１５
を専用ＬＳＩ５の出力とするものであるが、専用ＬＳＩ
は一般的に消費電流が大きく、バッテリイバックアップ
するには不向きであるために、先にも述べたようにバッ
テリイで駆動する必要のあるアンドゲート４は専用ＬＳ
Ｉ５内に設ける訳にいかず、メモリのバッテリイバック
アップ用ＪＣと別に外付けせざるを得ないのが実情であ
る。
み、汎用のＣＰＵのみでは処理しきれなくなったために
、周辺ロジック回路が増加しつつある。また一方では、
ＰＣの小型化、高速処理、低価格化が要求されており、
これらを実現する為に、大力のＰＣでは、周辺ロジック
回路を別に分離して組むのではなく専用ＬＳＩ化し、さ
らには汎用ＣＰＬＩ的機能までをも、専用ＬＳＩに取り
込む傾向にある。第５図に示した従来例の場合も、アド
レスバス３．＊ＣＳ７．およびリード・ライト信号１５
を専用ＬＳＩ５の出力とするものであるが、専用ＬＳＩ
は一般的に消費電流が大きく、バッテリイバックアップ
するには不向きであるために、先にも述べたようにバッ
テリイで駆動する必要のあるアンドゲート４は専用ＬＳ
Ｉ５内に設ける訳にいかず、メモリのバッテリイバック
アップ用ＪＣと別に外付けせざるを得ないのが実情であ
る。
なお、専用ＬＳＩ５は、第６図に示すようにオペコード
部１２．アクセス単位１３およびアドレス部１４からな
る機械語１１を解読する機能を有し、また、重工、リー
ド・ライト１５およびアドレスバス３を介して各信号を
発生させる信号発生回路２１も具えている。第７図にそ
の詳細を示す。ここに示すようにまず、リード・ライト
１５にはオペコード部１２のＲＤ、 ＷＲ情報が、また
、アドレスバス３にはアドレス部１４のうちのアドレス
Ａ１６〜２の１５本からの情報が出力される。なお、＊
二はこの図に示すように＊Ｃ３１〜４． ＊ＣＳ５〜８
．傘Ｃ５９〜１２の３組に分割されており、それぞれ３
２ｂｉｔからなるデータバス２のどの１バイト（８ｂｉ
ｔ）を指定するかを決定するバイト位置決定回路２０か
らの４本の出力を反映する。
部１２．アクセス単位１３およびアドレス部１４からな
る機械語１１を解読する機能を有し、また、重工、リー
ド・ライト１５およびアドレスバス３を介して各信号を
発生させる信号発生回路２１も具えている。第７図にそ
の詳細を示す。ここに示すようにまず、リード・ライト
１５にはオペコード部１２のＲＤ、 ＷＲ情報が、また
、アドレスバス３にはアドレス部１４のうちのアドレス
Ａ１６〜２の１５本からの情報が出力される。なお、＊
二はこの図に示すように＊Ｃ３１〜４． ＊ＣＳ５〜８
．傘Ｃ５９〜１２の３組に分割されており、それぞれ３
２ｂｉｔからなるデータバス２のどの１バイト（８ｂｉ
ｔ）を指定するかを決定するバイト位置決定回路２０か
らの４本の出力を反映する。
すなわちその反映されるタイミングは、アドレス部１４
のうちのＡ１７．Ａ１８をデコーダＤ２でデコードした
結果に基づき、アンドゲート１９によりセレクトされる
ものである。例えば、アドレスＡ１７およびＡ１８から
の出力が共に“Ｌ”の場合には、バイト位置決定回路２
０からの４本の出力は、ＩＣ３１〜４に反映され、他の
＊ＣＳ５〜１２は意味を持たない“Ｈ”となる。つまり
、＊アの１２本の信号は、このようにバイト位置決定回
路２０からのａカ４本と、Ａ１７．Ａｌｇからのデコー
ド結果の３本の信号との組合せによって、発生する。な
お、バイト位置決定回路２０は、バイト（３ｂｉｔ）ア
クセスを示すＢ。
のうちのＡ１７．Ａ１８をデコーダＤ２でデコードした
結果に基づき、アンドゲート１９によりセレクトされる
ものである。例えば、アドレスＡ１７およびＡ１８から
の出力が共に“Ｌ”の場合には、バイト位置決定回路２
０からの４本の出力は、ＩＣ３１〜４に反映され、他の
＊ＣＳ５〜１２は意味を持たない“Ｈ”となる。つまり
、＊アの１２本の信号は、このようにバイト位置決定回
路２０からのａカ４本と、Ａ１７．Ａｌｇからのデコー
ド結果の３本の信号との組合せによって、発生する。な
お、バイト位置決定回路２０は、バイト（３ｂｉｔ）ア
クセスを示すＢ。
ワード（１６ｂｉｔ）アクセスを示すＷおよびダブルワ
ード（３２ｂｉｔ）アクセスを示すＤＷの情報からなる
アクセス単位１３と、アドレス部１４のＡＯ，Ａｌを入
力信号とするもので、上述の４本の出力はそれぞれ３人
力のオアゲート１８からの出力として得られる。すなわ
ち、これらオアゲート１８への３本の人力は、バイトＢ
、ワードＷ、ダブルワードＤＷ各アクセス時にどのバイ
トが選択されるか否かを判断する信号であって、バイト
アクセス時には、前記Ｂをゲート信号とするデコーダＤ
Ｉで、アドレス部１４のＡＯ，ＡＩをデコードした結果
として与えられる。また、ワードアクセス時には、Ａｌ
＝“Ｈ”または“Ｌ”の判断により、アンドゲート２１
を介して上位２バイトまたは下位２バイトのいずれかが
選択される。更にまた、ダブルワードアクセス時には無
条件で、４バイト全てが選択される。
ード（３２ｂｉｔ）アクセスを示すＤＷの情報からなる
アクセス単位１３と、アドレス部１４のＡＯ，Ａｌを入
力信号とするもので、上述の４本の出力はそれぞれ３人
力のオアゲート１８からの出力として得られる。すなわ
ち、これらオアゲート１８への３本の人力は、バイトＢ
、ワードＷ、ダブルワードＤＷ各アクセス時にどのバイ
トが選択されるか否かを判断する信号であって、バイト
アクセス時には、前記Ｂをゲート信号とするデコーダＤ
Ｉで、アドレス部１４のＡＯ，ＡＩをデコードした結果
として与えられる。また、ワードアクセス時には、Ａｌ
＝“Ｈ”または“Ｌ”の判断により、アンドゲート２１
を介して上位２バイトまたは下位２バイトのいずれかが
選択される。更にまた、ダブルワードアクセス時には無
条件で、４バイト全てが選択される。
［発明が解決しようとする課題１
しかしながら、上述したような従来のＰＣにおいてはそ
のメモリＲＡＭのＩＣ単位毎に、チップセレクト信号端
子が独立して個別に設けられているために、これらメモ
リＲＡＭのバッテリバックアップ用ＩＣが多数必要とな
り、コスト増を招く。
のメモリＲＡＭのＩＣ単位毎に、チップセレクト信号端
子が独立して個別に設けられているために、これらメモ
リＲＡＭのバッテリバックアップ用ＩＣが多数必要とな
り、コスト増を招く。
本発明の目的は、上述の問題点に鑑み、メモリのバッテ
リバックアップ用丁Ｃの削減が可能なＰＣを提供するこ
とにある。
リバックアップ用丁Ｃの削減が可能なＰＣを提供するこ
とにある。
［課題を解決するための手段１
かかる目的を達成するために、本発明は、チップセレク
トに対してバッテリバックアップを必要とする複数のＲ
ＡＭを有するプログラマブルコントローラにおいて、前
記複数のＲＡＭへのアクセス情報を解読する手段と、組
分けした前記複数のＲＡＭに対し共通するチップセレク
トを複数本のリード・ライト信号と組合せることにより
メモリ選択信号の発生が可能なメモリ選択信号発生手段
とを有し、前記アクセス情報を解読する手段からの情報
に基づいて前記メモリ選択信号発生手段からの選択信号
により前記ＲＡＭの選択を行うようにしたことを特徴と
する。
トに対してバッテリバックアップを必要とする複数のＲ
ＡＭを有するプログラマブルコントローラにおいて、前
記複数のＲＡＭへのアクセス情報を解読する手段と、組
分けした前記複数のＲＡＭに対し共通するチップセレク
トを複数本のリード・ライト信号と組合せることにより
メモリ選択信号の発生が可能なメモリ選択信号発生手段
とを有し、前記アクセス情報を解読する手段からの情報
に基づいて前記メモリ選択信号発生手段からの選択信号
により前記ＲＡＭの選択を行うようにしたことを特徴と
する。
［作 用１
本発明によれば、チップセレクトの本数を減らし、チッ
プセレクトと複数のリード・ライト信号との組合せによ
りメモリ選択信号を発生させて、ＲＡＭの選択が行われ
るようにしたので、電圧降下時にチップセレクトを“Ｈ
”レベルに保つために必要とされるバッテリバックアッ
プ用ＩＣの数を削減することができ、また、リード・ラ
イト信号の数は増えてもチップセレクトの数の削減によ
って、ＰＣ本体の専用ＬＳＩからの出力信号数を減らす
ことが可能となる。
プセレクトと複数のリード・ライト信号との組合せによ
りメモリ選択信号を発生させて、ＲＡＭの選択が行われ
るようにしたので、電圧降下時にチップセレクトを“Ｈ
”レベルに保つために必要とされるバッテリバックアッ
プ用ＩＣの数を削減することができ、また、リード・ラ
イト信号の数は増えてもチップセレクトの数の削減によ
って、ＰＣ本体の専用ＬＳＩからの出力信号数を減らす
ことが可能となる。
［実施例１
以下に、図面に基づいて本発明の実施例を詳細かつ具体
的に説明する。
的に説明する。
第１図は本発明の一実施例を示す。本実施例もまた、第
５図に示した例と同様、容量が２５６ｋｂｉｔのＲＡＭ
Ｉを１２個有し、データバス幅８ｂｉｔ、最大３２ｂｉ
ｔのデータバス２で３８４にダブルワード（１５３６に
バイト）分のバイト・ワード・ダブルワードアクセスを
可能とするメモリの接続方式を示す。ここで、計１２個
のＲＡＭＩは第５図の例と同様縦に４個ずつが組として
３列に配置されていて、各組ごとにそれぞれが８ｂｉｔ
からなるデータ１６．１７．１８および１９の計３２ｂ
ｉｔのデータバスが接続される。また、それぞれの組の
ＲＡＭＩには２本の信号線からなるリード・ライト信号
線（ＲＤ／ＷＲ■、■および■）１５が接続されており
、各組ごとに２本、合計で６本のリード・ライト信号線
１５を介して、専用ＬＳＩ５から信号が出力される。更
にまた、ＲＡＭＩに接続されるアドレスバス３には第６
図に示したアドレス部１４のアドレスＡ１６〜２の１５
本から共通に情報が出力される。
５図に示した例と同様、容量が２５６ｋｂｉｔのＲＡＭ
Ｉを１２個有し、データバス幅８ｂｉｔ、最大３２ｂｉ
ｔのデータバス２で３８４にダブルワード（１５３６に
バイト）分のバイト・ワード・ダブルワードアクセスを
可能とするメモリの接続方式を示す。ここで、計１２個
のＲＡＭＩは第５図の例と同様縦に４個ずつが組として
３列に配置されていて、各組ごとにそれぞれが８ｂｉｔ
からなるデータ１６．１７．１８および１９の計３２ｂ
ｉｔのデータバスが接続される。また、それぞれの組の
ＲＡＭＩには２本の信号線からなるリード・ライト信号
線（ＲＤ／ＷＲ■、■および■）１５が接続されており
、各組ごとに２本、合計で６本のリード・ライト信号線
１５を介して、専用ＬＳＩ５から信号が出力される。更
にまた、ＲＡＭＩに接続されるアドレスバス３には第６
図に示したアドレス部１４のアドレスＡ１６〜２の１５
本から共通に情報が出力される。
さて、本実施例では、各ＲＡＭＩのうち、横ならびのＲ
ＡＭ 、すなわちそれぞれデータ１６．１７．１８およ
び１９の同じデータバスに接続されているＲＡＭ同士に
はアンドゲート４を介して同一の信号が供給されるよう
にするもので、従って、チップセレクト信号線２２は図
示のように４本ですむ。なお、これら４本のチップセレ
クト信号線２２では第４図で説明したように、電源電圧
低下時にＨ”レベルとなる電圧降下検出信号＊ＭＰＲＴ
６と専用ＬＳＩ５から出力される＊Ｃ５７（ＩＣ５■〜
＊Ｃ５■）とのアンドにより８カされ、電源電圧降下時
に“Ｈ”レベルとなるものである。
ＡＭ 、すなわちそれぞれデータ１６．１７．１８およ
び１９の同じデータバスに接続されているＲＡＭ同士に
はアンドゲート４を介して同一の信号が供給されるよう
にするもので、従って、チップセレクト信号線２２は図
示のように４本ですむ。なお、これら４本のチップセレ
クト信号線２２では第４図で説明したように、電源電圧
低下時にＨ”レベルとなる電圧降下検出信号＊ＭＰＲＴ
６と専用ＬＳＩ５から出力される＊Ｃ５７（ＩＣ５■〜
＊Ｃ５■）とのアンドにより８カされ、電源電圧降下時
に“Ｈ”レベルとなるものである。
また、専用ＬＳＩ５はここでも第６図に示したと同様に
機械語１１を解読し、傘ＣＳ７．傘ＲＤ／＊ＷＲ１５、
アドレスバス３を発生する回路２１を有しており、本実
施例の場合は、第２図に示すようにして各信号がａカさ
れる。すなわち、アドレスバス３については先に説明し
たので省略するが、チップセレクト７のＩＣ３■〜■は
アドレス部１４のＡＤ、Ａｌ とアクセス単位１３のＢ
、ＷおよびＤＷを入力情報とするバイト位置決定回路２
０により発生される。なお、バイト位置決定回路２０の
存する役割としては第７図に示した内容と変わらない。
機械語１１を解読し、傘ＣＳ７．傘ＲＤ／＊ＷＲ１５、
アドレスバス３を発生する回路２１を有しており、本実
施例の場合は、第２図に示すようにして各信号がａカさ
れる。すなわち、アドレスバス３については先に説明し
たので省略するが、チップセレクト７のＩＣ３■〜■は
アドレス部１４のＡＤ、Ａｌ とアクセス単位１３のＢ
、ＷおよびＤＷを入力情報とするバイト位置決定回路２
０により発生される。なお、バイト位置決定回路２０の
存する役割としては第７図に示した内容と変わらない。
ここでリード・ライト信号１５としては、オペコード部
１２のＲＤ−ＷＲ信号と、アドレス部１４のＡ１７゜Ａ
ｌｇをデコーダＤ２でデコードして得られる３本の信号
との組合せからアンドゲート２５を介して＊ＲＤ■〜■
および＊ＷＲ■〜■の６本が得られるものである。
１２のＲＤ−ＷＲ信号と、アドレス部１４のＡ１７゜Ａ
ｌｇをデコーダＤ２でデコードして得られる３本の信号
との組合せからアンドゲート２５を介して＊ＲＤ■〜■
および＊ＷＲ■〜■の６本が得られるものである。
なお、第１図および第２図の実施例では、データバス２
の幅を３２ｂｉｔ（４バイト）としたが、更にこれより
バス幅を広げる場合には、そのバイト分のチップセレク
ト２２． ＊Ｃｎおよびアンドゲート４が必要となる。
の幅を３２ｂｉｔ（４バイト）としたが、更にこれより
バス幅を広げる場合には、そのバイト分のチップセレク
ト２２． ＊Ｃｎおよびアンドゲート４が必要となる。
また、大容量、小容量のＲＡＭを用いる場合にも、それ
に応じてアドレスバス３のバス幅やアドレス部１４のｂ
ｉｔ表及びデコーダＤ２の入力を変えなければならない
ことは勿論で、例えば６４ｋｂｉｔのＲＡＭではアドレ
ス部１４をＡ１４〜Ａ２とし、デコーダＤ２にＡ１６．
Ａ１５を入力、アドレスバス３にはＡ１４〜Ａ２を出力
する。また、ＩＭｂｉｔのＲＡＭではアドレス部１４を
Ａ２０〜ＡＯとし、デコーダＤ２にＡ１６゜Ａ１５を入
力、アドレスバス３には、Ａ１４〜Ａ２を８力する。ま
た、ＩＭｂｉｔのＲＡＭでは、アドレス部１４をＡ２０
〜ＡＯとし、デコーダＤ２にＡ２０．Ａ１９ ヲ入力、
アドレスバス３には、Ａ１８〜Ａ２を出力するように構
成する。
に応じてアドレスバス３のバス幅やアドレス部１４のｂ
ｉｔ表及びデコーダＤ２の入力を変えなければならない
ことは勿論で、例えば６４ｋｂｉｔのＲＡＭではアドレ
ス部１４をＡ１４〜Ａ２とし、デコーダＤ２にＡ１６．
Ａ１５を入力、アドレスバス３にはＡ１４〜Ａ２を出力
する。また、ＩＭｂｉｔのＲＡＭではアドレス部１４を
Ａ２０〜ＡＯとし、デコーダＤ２にＡ１６゜Ａ１５を入
力、アドレスバス３には、Ａ１４〜Ａ２を８力する。ま
た、ＩＭｂｉｔのＲＡＭでは、アドレス部１４をＡ２０
〜ＡＯとし、デコーダＤ２にＡ２０．Ａ１９ ヲ入力、
アドレスバス３には、Ａ１８〜Ａ２を出力するように構
成する。
また、ＲＡＭの全容量を増減させる場合には、リード・
ライト１５の本数を増減させる必要がある。さらに、ま
た上述の実施例では第６図に示す１１を機械語の１部分
としてもよいし、これに代えて、同等の情報を他の手段
で与えられるようにしてもよい。
ライト１５の本数を増減させる必要がある。さらに、ま
た上述の実施例では第６図に示す１１を機械語の１部分
としてもよいし、これに代えて、同等の情報を他の手段
で与えられるようにしてもよい。
なお、本実施例では、３２ｂｉｔデータバス２を構成す
る４個のＲＡＭＩを１組とし、その各組ごとに対応する
１組のリード・ライト１５と、同一の８ｂｉｔデータバ
ス（例えば、データ１６）に接続されている３個のＲＡ
ＭＩ、つまり３２ｂｉｔ中同じ横並びの３個のＲＡＭＩ
に対して１つのチップセレクト信号２２とを持つことに
より、最小アクセス単位を各ＲＡＭ単位としたが、これ
とは逆に前記各組に対応するチップセレクトと、前記横
並びのＲＡＭごとにリード・ライトとを持つ回路構成に
した場合でも、同様の効果が得られる。
る４個のＲＡＭＩを１組とし、その各組ごとに対応する
１組のリード・ライト１５と、同一の８ｂｉｔデータバ
ス（例えば、データ１６）に接続されている３個のＲＡ
ＭＩ、つまり３２ｂｉｔ中同じ横並びの３個のＲＡＭＩ
に対して１つのチップセレクト信号２２とを持つことに
より、最小アクセス単位を各ＲＡＭ単位としたが、これ
とは逆に前記各組に対応するチップセレクトと、前記横
並びのＲＡＭごとにリード・ライトとを持つ回路構成に
した場合でも、同様の効果が得られる。
［発明の効果］
以上説明してきたように、本発明によれば各ＲＡＭの選
択をチップセレクトと、リード・ライト信号との信号の
組合せによって行うようにしたのでチップセレクトの本
数を減らしただけ、メモリＲＡＭのバッテリイバックア
ップの削減が可能となる。また、専用ＬＳＩからの出力
信号数も削減される。例えば第５図の従来例と第１図の
実施例とを比較した場合、 ■従来例でのメモリのバッテリイバックアップＩＣの数
は、アンドゲートの４素子入りＩＣ３個に対して必要で
あり、専用ＬＳＩの出力信号数は＊房ｕが１２本、リー
ドライト１５が２本、アドレスバス３が１５本の合計２
９本であった。
択をチップセレクトと、リード・ライト信号との信号の
組合せによって行うようにしたのでチップセレクトの本
数を減らしただけ、メモリＲＡＭのバッテリイバックア
ップの削減が可能となる。また、専用ＬＳＩからの出力
信号数も削減される。例えば第５図の従来例と第１図の
実施例とを比較した場合、 ■従来例でのメモリのバッテリイバックアップＩＣの数
は、アンドゲートの４素子入りＩＣ３個に対して必要で
あり、専用ＬＳＩの出力信号数は＊房ｕが１２本、リー
ドライト１５が２本、アドレスバス３が１５本の合計２
９本であった。
■これに対し、実施例でのメモリのバッテリイバックア
ップ用ＩＣの数はアンドゲートの４素子入りＩＣ１個に
対するだけですみ、専用ＬＳＩの出力信号数は、＊工が
４本、リード・ライト１５が６本、アドレスバス３が１
５本の合計２５本 となり、メモリのバッテリイバックアップ用ＩＣとして
２個少なくてすみ、また、専用ＬＳＩの出力信号数では
４本が削減可能となる。
ップ用ＩＣの数はアンドゲートの４素子入りＩＣ１個に
対するだけですみ、専用ＬＳＩの出力信号数は、＊工が
４本、リード・ライト１５が６本、アドレスバス３が１
５本の合計２５本 となり、メモリのバッテリイバックアップ用ＩＣとして
２個少なくてすみ、また、専用ＬＳＩの出力信号数では
４本が削減可能となる。
第１図は本発明の一実施例を示すメモリ接続回路の構成
図、 第２図は本発明によるメモリ選択信号発生手段の回路図
、 第３図は電源電圧降下検出信号のタイミングチャート、 第４図は電圧降下検出回路の構成図、 第５図は従来例のメモリ接続回路の構成図、第６図は従
来のｐｃにおける専用ＬＳＩの機能的説明図、 第７図は従来の専用ＬＳＩにおける信号発生回路の構成
図である。 １・・・ＲＡＭ 、 ２・・・データバス、 ３・・・アドレスバス、 ４・・・アンドゲート、 ５・・・専用ＬＳＩ、 ６ ・・・本ＭＰＲＴ 、 ７・・・率Ｃ３１ ９・・・バッテリイ、 １５・・・リード・ライト、 １６〜１９・・・データ、 ２０・・・バイト位置決定回路、 ２１・・・メモリ選択信号発生回路、 ２２・・・チップセレクト。
図、 第２図は本発明によるメモリ選択信号発生手段の回路図
、 第３図は電源電圧降下検出信号のタイミングチャート、 第４図は電圧降下検出回路の構成図、 第５図は従来例のメモリ接続回路の構成図、第６図は従
来のｐｃにおける専用ＬＳＩの機能的説明図、 第７図は従来の専用ＬＳＩにおける信号発生回路の構成
図である。 １・・・ＲＡＭ 、 ２・・・データバス、 ３・・・アドレスバス、 ４・・・アンドゲート、 ５・・・専用ＬＳＩ、 ６ ・・・本ＭＰＲＴ 、 ７・・・率Ｃ３１ ９・・・バッテリイ、 １５・・・リード・ライト、 １６〜１９・・・データ、 ２０・・・バイト位置決定回路、 ２１・・・メモリ選択信号発生回路、 ２２・・・チップセレクト。
Claims (1)
- 【特許請求の範囲】 １）チップセレクトに対してバッテリバックアップを必
要とする複数のＲＡＭを有するプログラマブルコントロ
ーラにおいて、 前記複数のＲＡＭへのアクセス情報を解読する手段と、 組分けした前記複数のＲＡＭに対し共通するチップセレ
クトを複数本のリード・ライト信号と組合せることによ
りメモリ選択信号の発生が可能なメモリ選択信号発生手
段と を有し、前記アクセス情報を解読する手段からの情報に
基づいて前記メモリ選択信号発生手段からの選択信号に
より前記ＲＡＭの選択を行うようにしたことを特徴とす
るプログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230629A JPH04112209A (ja) | 1990-09-03 | 1990-09-03 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230629A JPH04112209A (ja) | 1990-09-03 | 1990-09-03 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04112209A true JPH04112209A (ja) | 1992-04-14 |
Family
ID=16910781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2230629A Pending JPH04112209A (ja) | 1990-09-03 | 1990-09-03 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04112209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313607A (ja) * | 2005-05-09 | 2006-11-16 | Elpida Memory Inc | 半導体チップ選択方法、半導体チップ及び半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5972693A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | メモリ装置 |
| JPS59134842U (ja) * | 1983-02-28 | 1984-09-08 | 日本電子機器株式会社 | 車載電子機器用のワンチツプマイコンのメモリ拡張装置 |
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| JPS6436391A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Ic memory card |
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| JPH01170338A (ja) * | 1987-12-21 | 1989-07-05 | Mitsubishi Electric Corp | バツクアツプ電源回路 |
| JPH02101695A (ja) * | 1988-10-07 | 1990-04-13 | Fujitsu Ltd | Ｒａｍチップセレクト回路 |
-
1990
- 1990-09-03 JP JP2230629A patent/JPH04112209A/ja active Pending
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| US7952201B2 (en) | 2005-05-09 | 2011-05-31 | Elpida Memory, Inc. | Semiconductor device including stacked semiconductor chips |
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| US9640243B2 (en) | 2005-05-09 | 2017-05-02 | Longitude Semiconductor S.A.R.L. | Semiconductor device including stacked semiconductor chips |
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