JPH02101695A - Ｒａｍチップセレクト回路 - Google Patents
Ｒａｍチップセレクト回路Info
- Publication number
- JPH02101695A JPH02101695A JP63253425A JP25342588A JPH02101695A JP H02101695 A JPH02101695 A JP H02101695A JP 63253425 A JP63253425 A JP 63253425A JP 25342588 A JP25342588 A JP 25342588A JP H02101695 A JPH02101695 A JP H02101695A
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- 238000012544 monitoring process Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＰＵからの指示に従って、バッテリバンクアップされ
たＲＡＭチップを選択をするよう処理するＲＡＭチップ
セレクト回路に関し、 電源投入時に、誤ってＲＡＭチップが選択されないよう
にすることを目的とし、 電源状態を監視して、電源電圧が所定のレベル以上にあ
るときに有効電圧信号を出力する電源監視回路と、この
電源監視回路の有効電圧信号とＲＡＭチップセレクト回
路のＲＡＭチップセレクト信号との論理積が成立したと
きに、出力信号を出力するＡＮＤ回路とを備えるととも
に、このＡＮＤ回路の出力信号を、ＲＡＭチップへの現
実のＲＡＭチップセレクト信号として用いるよう構成す
る。
たＲＡＭチップを選択をするよう処理するＲＡＭチップ
セレクト回路に関し、 電源投入時に、誤ってＲＡＭチップが選択されないよう
にすることを目的とし、 電源状態を監視して、電源電圧が所定のレベル以上にあ
るときに有効電圧信号を出力する電源監視回路と、この
電源監視回路の有効電圧信号とＲＡＭチップセレクト回
路のＲＡＭチップセレクト信号との論理積が成立したと
きに、出力信号を出力するＡＮＤ回路とを備えるととも
に、このＡＮＤ回路の出力信号を、ＲＡＭチップへの現
実のＲＡＭチップセレクト信号として用いるよう構成す
る。
本発明は、ＣＰＵからの指示に従って、バッテリバック
アップされたＲＡＭチップを選択するよう処理するＲＡ
Ｍチップセレクト回路に関するものである。
アップされたＲＡＭチップを選択するよう処理するＲＡ
Ｍチップセレクト回路に関するものである。
データ処理装置のＣＰＵは、装置の電源がＯＦＦしたと
きに、その時点の状態を記憶するために、バッテリバッ
クアンプしたＲＡＭチップに必要なデータを退避するよ
う処理することになる。そして、ＣＰＵは、再び電源が
ＯＮしたときに、データを退避させていたＲＡＭチップ
を選択して、この選択したＲＡＭチップから必要なデー
タを読み出すことで、装置状態を電源がＯＦＦする前の
状態に戻すよう処理することになる。
きに、その時点の状態を記憶するために、バッテリバッ
クアンプしたＲＡＭチップに必要なデータを退避するよ
う処理することになる。そして、ＣＰＵは、再び電源が
ＯＮしたときに、データを退避させていたＲＡＭチップ
を選択して、この選択したＲＡＭチップから必要なデー
タを読み出すことで、装置状態を電源がＯＦＦする前の
状態に戻すよう処理することになる。
ある。このようなことが起こると、ＣＰＵは、関係のな
いＲＡＭチップから関係のないデータを読み出してしま
ったり、あるいは、関係のないＲＡＭチップに関係のな
いデータを書き込んでしまったりということをしてしま
うことになる。これから、正しい状態への復帰が実現で
きなくなってしまうという問題点があった。
いＲＡＭチップから関係のないデータを読み出してしま
ったり、あるいは、関係のないＲＡＭチップに関係のな
いデータを書き込んでしまったりということをしてしま
うことになる。これから、正しい状態への復帰が実現で
きなくなってしまうという問題点があった。
本発明はかかる事情に鑑みてなされたものであって、電
源投入時においての電源の不安定時に、誤ってＲＡＭチ
ップが選択されないようにするＲＡＭチップセレクト回
路を提供することで、従来技術が有していた問題点の解
決を図らんとするものである。
源投入時においての電源の不安定時に、誤ってＲＡＭチ
ップが選択されないようにするＲＡＭチップセレクト回
路を提供することで、従来技術が有していた問題点の解
決を図らんとするものである。
しかしながら、このような従来技術においては、電源投
入時においての電源の不安定時にあって、ＲＡＭチップ
の選択を実行するＲＡＭチップセレクト回路が、誤った
ＲＡＭチップセレクト信号を出力してしまうというよう
なことが起こることが〔課題を解決するための手段〕 第１図は、本発明の原理構成図である。
入時においての電源の不安定時にあって、ＲＡＭチップ
の選択を実行するＲＡＭチップセレクト回路が、誤った
ＲＡＭチップセレクト信号を出力してしまうというよう
なことが起こることが〔課題を解決するための手段〕 第１図は、本発明の原理構成図である。
図中、１はＣＰＵ、２はバッテリバックアンプされたＲ
ＡＭチップ、３はＣＰＵＩからの指示に従って、ＲＡＭ
チップ２を選択するよう処理するＲＡＭチップセレクト
回路、４は電源状態を監視して、電源電圧が所定のレベ
ル以上にあるときに有効電圧信号を出力する電源監視回
路、５は電源監視回路４の有効電圧信号とＲＡＭチップ
セレクト回路３のＲＡＭチップセレクト信号との論理積
が成立したときに、出力信号を出力するＡＮＤ回路であ
る。
ＡＭチップ、３はＣＰＵＩからの指示に従って、ＲＡＭ
チップ２を選択するよう処理するＲＡＭチップセレクト
回路、４は電源状態を監視して、電源電圧が所定のレベ
ル以上にあるときに有効電圧信号を出力する電源監視回
路、５は電源監視回路４の有効電圧信号とＲＡＭチップ
セレクト回路３のＲＡＭチップセレクト信号との論理積
が成立したときに、出力信号を出力するＡＮＤ回路であ
る。
本発明では、ＡＮＤ回路５の出力信号を、ＲＡＭチップ
２への現実のＲＡＭチップセレクト信号として用いるよ
う構成する。従って、電源投入時における電源の不安定
状態において、ＲＡＭチップセレクト回路３から誤って
ＲＡＭチップセレクト信号が発せられるようなことがあ
っても、電源監視回路４が電源の安定状態を検出するま
ではＡＮＤ回路５が出力信号を送出することはないので
、ＲＡＭチップ２が誤って選択されることがなくなるの
である。これから、再び電源が投入されたときに、常に
正しい装置状態に復帰できることになる。
２への現実のＲＡＭチップセレクト信号として用いるよ
う構成する。従って、電源投入時における電源の不安定
状態において、ＲＡＭチップセレクト回路３から誤って
ＲＡＭチップセレクト信号が発せられるようなことがあ
っても、電源監視回路４が電源の安定状態を検出するま
ではＡＮＤ回路５が出力信号を送出することはないので
、ＲＡＭチップ２が誤って選択されることがなくなるの
である。これから、再び電源が投入されたときに、常に
正しい装置状態に復帰できることになる。
以下、実施例に従って本発明の詳細な説明する。
第２図に、本発明の実施例構成図を示す。図中、第１図
で説明したものと同じものについては、同一の記号で示
しである。なお、この実施例では、ＡＮＤ回路５はＲＡ
Ｍチップセレクト回路３中に設けられるよう構成しであ
る。
で説明したものと同じものについては、同一の記号で示
しである。なお、この実施例では、ＡＮＤ回路５はＲＡ
Ｍチップセレクト回路３中に設けられるよう構成しであ
る。
４ａは第１図で説明した電源監視回路４に対応する電源
リセットＩＣであって、データ処理装置を構成するＣＰ
ＵＩやＲＡＭチップセレクト回路３への電源供給の開始
から所定の一定時間経過後に、ＲＥＳＥＴ端子に″Ｈ１
″レベルを出力するよう処理するものである。この電源
リセット■Ｃ４ａの出力は、ＣＰＵＩ及びＲＡＭチップ
セレクト回路３のＲＥＳＥＴ端子に入力されるよう構成
される。６はＲＡＭチップセレクト回路３が備えるアド
レスデコーダであって、ＣＰＵ １より指定されること
になるアドレス情報を解読して、例えばＲＡＭチップ２
が複数設けられるときに、そのアドレス情報が指定する
ところの１つのＲＡＭチノブ２に対してＲＡＭチップセ
レクト信号を送出するよう処理するものである。７はト
ランジスタであって、ＡＮＤ回路５の出力がＨｌレベル
”にあるときにＯＮして、ＬＯアクティブのＲＡＭチッ
プ２のチップセレクト端子に″ＬＯレヘレベを入力する
ことで、そのＲＡＭチップ２に対しての選択処理を実行
するものである。また、８はＲＡＭチップ２に対してＣ
ＰＵＩからのアドレス情報の転送を実現するためのアド
レスバス、９はＣＰＵＩとＲＡＭチップ２との間のデー
タ転送を実現するためのデータバスである。
リセットＩＣであって、データ処理装置を構成するＣＰ
ＵＩやＲＡＭチップセレクト回路３への電源供給の開始
から所定の一定時間経過後に、ＲＥＳＥＴ端子に″Ｈ１
″レベルを出力するよう処理するものである。この電源
リセット■Ｃ４ａの出力は、ＣＰＵＩ及びＲＡＭチップ
セレクト回路３のＲＥＳＥＴ端子に入力されるよう構成
される。６はＲＡＭチップセレクト回路３が備えるアド
レスデコーダであって、ＣＰＵ １より指定されること
になるアドレス情報を解読して、例えばＲＡＭチップ２
が複数設けられるときに、そのアドレス情報が指定する
ところの１つのＲＡＭチノブ２に対してＲＡＭチップセ
レクト信号を送出するよう処理するものである。７はト
ランジスタであって、ＡＮＤ回路５の出力がＨｌレベル
”にあるときにＯＮして、ＬＯアクティブのＲＡＭチッ
プ２のチップセレクト端子に″ＬＯレヘレベを入力する
ことで、そのＲＡＭチップ２に対しての選択処理を実行
するものである。また、８はＲＡＭチップ２に対してＣ
ＰＵＩからのアドレス情報の転送を実現するためのアド
レスバス、９はＣＰＵＩとＲＡＭチップ２との間のデー
タ転送を実現するためのデータバスである。
第３図に、これらの回路エレメントへの電源供給を実行
する電源回路の構成図を示す。図中、１０は例えば乾電
池により実装されて６■の直流電圧を出力する直流電圧
源、１１はこの直流電圧源１０の出力電圧を５■にと変
換するためのＤＣ／ＤＣコンバータ、１２は電源供給の
ＯＮ・ＯＦＦを実現するための電源スィッチ、１３はこ
の電源スィッチ１２がＯＮすることで供給されることに
なる５■電圧をチャージするためのコンデンサである。
する電源回路の構成図を示す。図中、１０は例えば乾電
池により実装されて６■の直流電圧を出力する直流電圧
源、１１はこの直流電圧源１０の出力電圧を５■にと変
換するためのＤＣ／ＤＣコンバータ、１２は電源供給の
ＯＮ・ＯＦＦを実現するための電源スィッチ、１３はこ
の電源スィッチ１２がＯＮすることで供給されることに
なる５■電圧をチャージするためのコンデンサである。
電源スィッチ１２がＯＮすることで、ＣＰＵ １、ＲＡ
Ｍチップ２、ＲＡＭチップセレクト回路３及び電源リセ
ッ）ＩＣ４ａに対して５■電圧が供給されることになる
。また、電源スィッチ１２がＯＦＦしても、コンデンサ
１３にチャージされた電圧がＲＡＭチップ２に供給され
るので、ＲＡＭチップ２はバッテリバンクアップされて
必要なデータを保持するよう処理するのである。
Ｍチップ２、ＲＡＭチップセレクト回路３及び電源リセ
ッ）ＩＣ４ａに対して５■電圧が供給されることになる
。また、電源スィッチ１２がＯＦＦしても、コンデンサ
１３にチャージされた電圧がＲＡＭチップ２に供給され
るので、ＲＡＭチップ２はバッテリバンクアップされて
必要なデータを保持するよう処理するのである。
次に、このように構成される本発明の動作について説明
する。
する。
オペレータによる手動操作により、電源スィッチ１２が
ＯＮすると、ＤＣ／ＤＣコンバータ１１の出力電圧であ
る５■の電源電圧が、ＣＰＵ１、ＲＡＭチップセレクト
回路３及び電源リセットＩＣ４ａに供給されることにな
る。この電源供給の立ち上がりの不安定時に、アドレス
デコーダ６から誤ってＲＡＭチップセレクト信号が送出
されることがある。このとき、ＲＡＭチップ２はバッテ
リバンクアップされているので動作状態にある。
ＯＮすると、ＤＣ／ＤＣコンバータ１１の出力電圧であ
る５■の電源電圧が、ＣＰＵ１、ＲＡＭチップセレクト
回路３及び電源リセットＩＣ４ａに供給されることにな
る。この電源供給の立ち上がりの不安定時に、アドレス
デコーダ６から誤ってＲＡＭチップセレクト信号が送出
されることがある。このとき、ＲＡＭチップ２はバッテ
リバンクアップされているので動作状態にある。
従って、従来技術でも説明したように、ＲＡＭチップ２
が保持しているデータが書き換えられる恐れがでてくる
。
が保持しているデータが書き換えられる恐れがでてくる
。
しかるに、本発明では、このようなことが起こっても、
電源電圧が十分なレベルまで達するまでは、電源リセッ
ト１ｃ４ａが”Ｈ１″レベルを出力することはない。従
って、ＡＮＤ回路５の出力も、電源電圧が十分なレベル
まで達するまでは、“１（■”レベルを出力することは
ない。これから、たとえアドレスデコーダ６から誤って
ＲＡＭチップセレクト信号が送出されるようなことがあ
っても、ＲＡＭチップ２が選択されるというような誤動
作は起こらないことになる。
電源電圧が十分なレベルまで達するまでは、電源リセッ
ト１ｃ４ａが”Ｈ１″レベルを出力することはない。従
って、ＡＮＤ回路５の出力も、電源電圧が十分なレベル
まで達するまでは、“１（■”レベルを出力することは
ない。これから、たとえアドレスデコーダ６から誤って
ＲＡＭチップセレクト信号が送出されるようなことがあ
っても、ＲＡＭチップ２が選択されるというような誤動
作は起こらないことになる。
電源リセットＩＣ４ａが検出することになる十分な電源
電圧レベルとは、ＣＰＵＩやＲＡＭチップセレクト回路
３が誤ったＲＡＭチップセレクト信号を出力することが
な（なるレベルである。本出願人が検討したところによ
ると、１つの目安として、ＲＡＭチップ２のデータ保持
電圧の規格値よりやや高めに設定しておくとよいという
結果がでた。
電圧レベルとは、ＣＰＵＩやＲＡＭチップセレクト回路
３が誤ったＲＡＭチップセレクト信号を出力することが
な（なるレベルである。本出願人が検討したところによ
ると、１つの目安として、ＲＡＭチップ２のデータ保持
電圧の規格値よりやや高めに設定しておくとよいという
結果がでた。
以上、図示実施例について説明したが、本発明はこれに
限定されるものではない。例えば、ＡＮＤ回路５はＲＡ
Ｍチップセレクト回路３の中に実装することで小型化を
図るという実施例を示したが、これに限られるものでは
なく外付けで実装するものであってもよい。また、電源
監視回路４は、電源リセットＩＣ４ａのように、タイマ
動作により電源の安定状態を検出するものに限られるも
のではなく、電源電圧を直接的に検出することにより電
源の安定状態を検出するものであってもよいのである。
限定されるものではない。例えば、ＡＮＤ回路５はＲＡ
Ｍチップセレクト回路３の中に実装することで小型化を
図るという実施例を示したが、これに限られるものでは
なく外付けで実装するものであってもよい。また、電源
監視回路４は、電源リセットＩＣ４ａのように、タイマ
動作により電源の安定状態を検出するものに限られるも
のではなく、電源電圧を直接的に検出することにより電
源の安定状態を検出するものであってもよいのである。
このように、本発明によれば、電源不安定時にあっても
、ＲＡＭチップを誤って選択するようなことがなくなる
ので、ＲＡＭチップの保持データを誤って書き換えるよ
うなこともなくなるし、誤って読み出すようなこともな
くなる。
、ＲＡＭチップを誤って選択するようなことがなくなる
ので、ＲＡＭチップの保持データを誤って書き換えるよ
うなこともなくなるし、誤って読み出すようなこともな
くなる。
第１図は本発明の原理構成図、
第２図は本発明の実施例構成図、
第３図は電源回路の構成図である。
図中、１はＣＰＵ、２はＲＡＭチップ、３はＲＡＭチッ
プセレクト回路、４は電源監視回路、４ａは電源リセッ
トＩＣｌ３はＡＮＤ回路、６はアドレスデコーダ、７は
トランジスタ、８はアドレスバス、９はデータバス、１
０は直流電圧源、１１はＤ Ｃ／Ｄ Ｃコンバータ、１
２は電源スィッチ、１３はコンデンサである。
プセレクト回路、４は電源監視回路、４ａは電源リセッ
トＩＣｌ３はＡＮＤ回路、６はアドレスデコーダ、７は
トランジスタ、８はアドレスバス、９はデータバス、１
０は直流電圧源、１１はＤ Ｃ／Ｄ Ｃコンバータ、１
２は電源スィッチ、１３はコンデンサである。
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（１）からの指示に従って、バッテリバックアッ
プされたＲＡＭチップ（２）を選択するよう処理するＲ
ＡＭチップセレクト回路（３）において、電源状態を監
視して、電源電圧が所定のレベル以上にあるときに有効
電圧信号を出力する電源監視回路（４）と、 この電源監視回路（４）の有効電圧信号と上記ＲＡＭチ
ップセレクト回路（３）のＲＡＭチップセレクト信号と
の論理積が成立したときに、出力信号を出力するＡＮＤ
回路（５）とを備えるとともに、このＡＮＤ回路（５）
の出力信号を、上記ＲＡＭチップ（２）への現実のＲＡ
Ｍチップセレクト信号として用いるよう構成してなるこ
とを特徴とするＲＡＭチップセレクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253425A JPH02101695A (ja) | 1988-10-07 | 1988-10-07 | Ｒａｍチップセレクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253425A JPH02101695A (ja) | 1988-10-07 | 1988-10-07 | Ｒａｍチップセレクト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101695A true JPH02101695A (ja) | 1990-04-13 |
Family
ID=17251216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253425A Pending JPH02101695A (ja) | 1988-10-07 | 1988-10-07 | Ｒａｍチップセレクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101695A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283091A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | 半導体記憶回路装置 |
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH05327522A (ja) * | 1992-05-14 | 1993-12-10 | Nec Corp | データ記憶回路 |
| KR100390449B1 (ko) * | 1996-12-19 | 2003-10-04 | 주식회사 하이닉스반도체 | 기억소자의 칩 선택장치 |
| JP2013094240A (ja) * | 2011-10-28 | 2013-05-20 | Sankyo Co Ltd | 遊技機 |
| JP2016144709A (ja) * | 2016-05-17 | 2016-08-12 | 株式会社三共 | 遊技機 |
-
1988
- 1988-10-07 JP JP63253425A patent/JPH02101695A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283091A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | 半導体記憶回路装置 |
| JPH04112209A (ja) * | 1990-09-03 | 1992-04-14 | Fuji Electric Co Ltd | プログラマブルコントローラ |
| JPH05327522A (ja) * | 1992-05-14 | 1993-12-10 | Nec Corp | データ記憶回路 |
| KR100390449B1 (ko) * | 1996-12-19 | 2003-10-04 | 주식회사 하이닉스반도체 | 기억소자의 칩 선택장치 |
| JP2013094240A (ja) * | 2011-10-28 | 2013-05-20 | Sankyo Co Ltd | 遊技機 |
| JP2016144709A (ja) * | 2016-05-17 | 2016-08-12 | 株式会社三共 | 遊技機 |
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