JPH0240707A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH0240707A JPH0240707A JP63191032A JP19103288A JPH0240707A JP H0240707 A JPH0240707 A JP H0240707A JP 63191032 A JP63191032 A JP 63191032A JP 19103288 A JP19103288 A JP 19103288A JP H0240707 A JPH0240707 A JP H0240707A
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- Japan
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- data processing
- power supply
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- data
- processing device
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- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000005764 inhibitory process Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 235000008429 bread Nutrition 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明はデータ処理装置間でデータの授受が行われるデ
ータ処理システムに係り、特にデータを授受するデータ
処理装置がそれぞれ別個に駆動電源を持つ場合に、一方
のデータ処理装置の電源がOFF したときに他方のデ
ータ処理装置のデータ入力に誤り・が生じないようにし
たデータ処理システムに関する。
ータ処理システムに係り、特にデータを授受するデータ
処理装置がそれぞれ別個に駆動電源を持つ場合に、一方
のデータ処理装置の電源がOFF したときに他方のデ
ータ処理装置のデータ入力に誤り・が生じないようにし
たデータ処理システムに関する。
[従来の技術]
装置間でデータの授受を行うデータ処理システムには、
種々の組み合わせがあるが、ここでは第2図に示すよう
なパーソナルコンピュータ本体(以下、パソコン本体と
いう)lと記憶装置2とで構成される場合について説明
する。これらパソコン本体1と記憶装置2とは、互いに
電源装置12゜8を有して、これらを別個に駆動出来る
ようになっている。
種々の組み合わせがあるが、ここでは第2図に示すよう
なパーソナルコンピュータ本体(以下、パソコン本体と
いう)lと記憶装置2とで構成される場合について説明
する。これらパソコン本体1と記憶装置2とは、互いに
電源装置12゜8を有して、これらを別個に駆動出来る
ようになっている。
パソコン本体lの最終段のバッファ3は、装置内の電源
によるトラブルを避けるためにパソコンの電源装置12
に接続されるアクティブH″端子を備え、パソコンの電
源装置12の電源電圧が“L”レベルのときは、内部デ
ータバス6.7及び外部データバス4,5に乗るデータ
の入出力を禁止するようになっている。即ち、バッファ
3への入出力は電源電圧が“H”レベルのときのみ許容
されるようになっている。
によるトラブルを避けるためにパソコンの電源装置12
に接続されるアクティブH″端子を備え、パソコンの電
源装置12の電源電圧が“L”レベルのときは、内部デ
ータバス6.7及び外部データバス4,5に乗るデータ
の入出力を禁止するようになっている。即ち、バッファ
3への入出力は電源電圧が“H”レベルのときのみ許容
されるようになっている。
また、パソコン本体1と外部パスライン4,5でつなが
れる記憶装置2は、同様に装置内の電源トラブルを避け
るためにその最終段バッファ9に記憶装置の電源装置8
に接続されるアクティブ“H”端子を備え、電源電圧が
L”レベルのときは、外部データバス4.5及び内部デ
ータバス10゜11に乗るデータの入出力を禁止するよ
うになっている。なお、各電源装置12,8からデータ
バス4,5につながっている抵抗Rはプルアップ抵抗で
ある。
れる記憶装置2は、同様に装置内の電源トラブルを避け
るためにその最終段バッファ9に記憶装置の電源装置8
に接続されるアクティブ“H”端子を備え、電源電圧が
L”レベルのときは、外部データバス4.5及び内部デ
ータバス10゜11に乗るデータの入出力を禁止するよ
うになっている。なお、各電源装置12,8からデータ
バス4,5につながっている抵抗Rはプルアップ抵抗で
ある。
ところで、上記したシステムでは各装置内での電源トラ
ブルは避けられるものの、パソコン本体lと記憶装置2
とが別電源12.8を持っているために、電源0N−O
FF時に伴う次のような装置間の電源トラブルが避けら
れなかった。
ブルは避けられるものの、パソコン本体lと記憶装置2
とが別電源12.8を持っているために、電源0N−O
FF時に伴う次のような装置間の電源トラブルが避けら
れなかった。
パソコ7ンの電源装置12の電源電圧が、電1OFF等
により低下する過程で、パソコン本体1を構成するIC
の動作保証最低電圧よりは小さいが、“L”レベルには
なっていない状態がある。この状態ではバッファ3のア
クティブH″端子には“H”カ入っていてバッファ3は
入出力禁止状態とはならない。このとき、バッファ3か
ら正しくない信号がパスライン4に乗ることがあり、記
憶装置の電源装置8の電源電圧が記憶装置2を構成する
ICの動作保証電圧内、即ち正常電圧を保っている場合
には、その正しくない信号が正常に動作している記憶装
置2に人力され、その結果記憶装置2の誤動作が多発し
ていた。
により低下する過程で、パソコン本体1を構成するIC
の動作保証最低電圧よりは小さいが、“L”レベルには
なっていない状態がある。この状態ではバッファ3のア
クティブH″端子には“H”カ入っていてバッファ3は
入出力禁止状態とはならない。このとき、バッファ3か
ら正しくない信号がパスライン4に乗ることがあり、記
憶装置の電源装置8の電源電圧が記憶装置2を構成する
ICの動作保証電圧内、即ち正常電圧を保っている場合
には、その正しくない信号が正常に動作している記憶装
置2に人力され、その結果記憶装置2の誤動作が多発し
ていた。
[発明が解決しようとする課題]
上記したように、別個に電源を持つ従来のデータ処理シ
ステムでは、動作保証電圧″と“L″レベルが異なるた
め、一方のデータ処理装置の電源をOFFすると、一方
のデータ処理装置から正しくない信号が出力されること
があり、このとき他方のデータ処理装置の電源がON状
態のままで装置が正常に動作しているとき、その正しく
ない信号が他方のデータ処理装置に入力されて、データ
処理装置が誤動作してしまうという欠点があった。 本
発明の目的は、上記従来技術の欠点を解消して、電源0
N−OFF時における装置間のトラブルの生じないデー
タ処理システムを提供することにある。
ステムでは、動作保証電圧″と“L″レベルが異なるた
め、一方のデータ処理装置の電源をOFFすると、一方
のデータ処理装置から正しくない信号が出力されること
があり、このとき他方のデータ処理装置の電源がON状
態のままで装置が正常に動作しているとき、その正しく
ない信号が他方のデータ処理装置に入力されて、データ
処理装置が誤動作してしまうという欠点があった。 本
発明の目的は、上記従来技術の欠点を解消して、電源0
N−OFF時における装置間のトラブルの生じないデー
タ処理システムを提供することにある。
[課題を解決するための手段]
本発明のデータ処理システムは、互いに別電源で駆動さ
れ、双方のデータ処理装置間でデータの授受が行われる
データ処理システムにおいて、−方のデータ処理装置を
駆動する電源がこの一方のデータ処理装置の動作保証最
低電圧よりも小さく、かつ他方のデータ処理装置を駆動
する電源がこの他方のデータ処理装置の動作保証電圧内
にあるとき、一方のデータ処理装置の出力を他方のデー
タ処理装置へ入力させるのを禁止する禁止回路を他方の
データ処理装置に設けて構成したものである。
れ、双方のデータ処理装置間でデータの授受が行われる
データ処理システムにおいて、−方のデータ処理装置を
駆動する電源がこの一方のデータ処理装置の動作保証最
低電圧よりも小さく、かつ他方のデータ処理装置を駆動
する電源がこの他方のデータ処理装置の動作保証電圧内
にあるとき、一方のデータ処理装置の出力を他方のデー
タ処理装置へ入力させるのを禁止する禁止回路を他方の
データ処理装置に設けて構成したものである。
[作用コ
他方のデータ処理装置の電源をON状態にしたままで、
一方のデータ処理装置の電源をOFFさせる。
一方のデータ処理装置の電源をOFFさせる。
すると、電源電圧が低下してい(が、その電源電圧が一
方のデータ処理装置の動作保証最低電圧よりも小さくな
ると、禁止回路が作動して一方のデータ処理装置の出力
が他方のデータ処理装置に入力されるのが禁止される。
方のデータ処理装置の動作保証最低電圧よりも小さくな
ると、禁止回路が作動して一方のデータ処理装置の出力
が他方のデータ処理装置に入力されるのが禁止される。
従って、たとえ一方のデータ処理装置から正しくない信
号が出力されたとしても、この信号が他方のデータ処理
装置に入力されることはない。
号が出力されたとしても、この信号が他方のデータ処理
装置に入力されることはない。
[実施例]
以下、本発明の実施例を第1図を用いて説明する。
第1図は本発明のデータ処理システムを、パソコン本体
1と記憶装置2とから構成した場合の実施例を示す。パ
ソコン本体1と記憶装置2との構成は、基本的には従来
例と同じであるため、同一の部分には同一符号を付して
その詳細な説明を省略する。
1と記憶装置2とから構成した場合の実施例を示す。パ
ソコン本体1と記憶装置2との構成は、基本的には従来
例と同じであるため、同一の部分には同一符号を付して
その詳細な説明を省略する。
パソコン本体lにおいて従来と異なる点は、パソコン本
体1に、パソコンの電源袋W l 2の電源電圧をモニ
タするべくこの電圧信号を外部に取り出すための電源電
圧取出端子13を設けた点である。
体1に、パソコンの電源袋W l 2の電源電圧をモニ
タするべくこの電圧信号を外部に取り出すための電源電
圧取出端子13を設けた点である。
一方、記憶装置2において従来と異なる点は、パソコン
本体1を駆動する電源装置12が、パソコン本体1の動
作保証最低電圧よりも小さく、かつ記憶装置2を駆動す
る電源装置8が、記憶装置2を構成するICの動作保証
電圧内にあるとき、パソコン本体1の出力を記憶装置2
へ入力させるのを禁止する禁止回路を、記憶装置2に設
けた点である。
本体1を駆動する電源装置12が、パソコン本体1の動
作保証最低電圧よりも小さく、かつ記憶装置2を駆動す
る電源装置8が、記憶装置2を構成するICの動作保証
電圧内にあるとき、パソコン本体1の出力を記憶装置2
へ入力させるのを禁止する禁止回路を、記憶装置2に設
けた点である。
この禁止回路は、パソコンの電源装置12の電#、電圧
と、レベル設定器15に設定された動作保証最低電圧と
を比較して、パソコン本体1の電源電圧が動作保証最低
電圧以上のときは“H”信号を出力し、そのi[i[電
圧が最低電圧よりも小さいときは“L”信号を出力する
比較器1Gと、比較器16の出力信号と、記憶装置の電
源装置8の電源電圧信号とを入力とし、比較器、16の
出力信号が“L”であれば電源装置8の電源電圧信号に
拘らずアクティブL”信号をバッファ9のアクティブH
”端子に出力する2人力ANDゲート17と、そしてバ
ッファ9とから構成されている。比較器16の一方の入
力にパソコンの電源装置12の電ffA電圧を入力させ
るために、電源電圧取出端子13と接続される電源電圧
引込端子14が記憶装置2に設けられる。また、比較器
16の他方の入力を与えるレベル設定器15の動作保証
最低電圧は記憶装置の電源装置8から得ている。
と、レベル設定器15に設定された動作保証最低電圧と
を比較して、パソコン本体1の電源電圧が動作保証最低
電圧以上のときは“H”信号を出力し、そのi[i[電
圧が最低電圧よりも小さいときは“L”信号を出力する
比較器1Gと、比較器16の出力信号と、記憶装置の電
源装置8の電源電圧信号とを入力とし、比較器、16の
出力信号が“L”であれば電源装置8の電源電圧信号に
拘らずアクティブL”信号をバッファ9のアクティブH
”端子に出力する2人力ANDゲート17と、そしてバ
ッファ9とから構成されている。比較器16の一方の入
力にパソコンの電源装置12の電ffA電圧を入力させ
るために、電源電圧取出端子13と接続される電源電圧
引込端子14が記憶装置2に設けられる。また、比較器
16の他方の入力を与えるレベル設定器15の動作保証
最低電圧は記憶装置の電源装置8から得ている。
さて上記のような構成において、今、記憶装置の電源装
置8はON状態のままで、パソコンの電源装置12をO
FF したとすると、その電源電圧信号はパソコン本体
1の電源電圧取出端子13から記憶装置2の電源電圧引
込端子14に入り、比較器16にてレベル設定器15に
設定されたパソコン本体1を構成するICの動作保証最
低電圧と比較される。電源装置12のOFFにより電源
電圧は動作保証最低電圧よりも小さくなるため、比較器
16の出力はそれまでの“H”から“L”に反転する。
置8はON状態のままで、パソコンの電源装置12をO
FF したとすると、その電源電圧信号はパソコン本体
1の電源電圧取出端子13から記憶装置2の電源電圧引
込端子14に入り、比較器16にてレベル設定器15に
設定されたパソコン本体1を構成するICの動作保証最
低電圧と比較される。電源装置12のOFFにより電源
電圧は動作保証最低電圧よりも小さくなるため、比較器
16の出力はそれまでの“H”から“L”に反転する。
すると、記憶装置の電源装置8の“H”信号を今まで開
いて通していたANDゲート17が閉じるため、バッフ
ァ9のアクティブH”端子にL”信号が入力される。
いて通していたANDゲート17が閉じるため、バッフ
ァ9のアクティブH”端子にL”信号が入力される。
すると、バッファ9は内部データバス10.11及び外
部データバス4.5に乗るデータの入出力を禁止するた
め、パソコン本体1から送られて来る出力信号を受は付
けない。このようにして、パソコン14111ifil
12のOFFによって、パソコン本体1を構成するI
Cの不安定動作に基ずく正しくない信号がパソコン本体
1のバッファ3から出力されたとしても、記憶装置2の
バッファ9がこの信号を受は付けないため、記憶装置2
が誤動作することは・ない。
部データバス4.5に乗るデータの入出力を禁止するた
め、パソコン本体1から送られて来る出力信号を受は付
けない。このようにして、パソコン14111ifil
12のOFFによって、パソコン本体1を構成するI
Cの不安定動作に基ずく正しくない信号がパソコン本体
1のバッファ3から出力されたとしても、記憶装置2の
バッファ9がこの信号を受は付けないため、記憶装置2
が誤動作することは・ない。
なお、上記実施例ではパン・フン本体1をONからOF
Fする場合についてのべたが、逆にパソコン本体1をO
FFからONする場合についても同様に、禁止回路が働
いて記憶装置2の誤動作が防止される。また、記憶装置
2にだけ、禁止回路を設けるようにしたが、パソコンの
電源−12がON状態のまま、記憶装置の電源装置8が
OFFされることもあり得ることから、パソコン本体1
の方にも上記した禁止回路゛を設けるようにしても良い
。また、禁止回路を構成する比較器16とゲート17と
の代わりに、記憶装置2内のマイクロコンピュータを使
用することも出来る。
Fする場合についてのべたが、逆にパソコン本体1をO
FFからONする場合についても同様に、禁止回路が働
いて記憶装置2の誤動作が防止される。また、記憶装置
2にだけ、禁止回路を設けるようにしたが、パソコンの
電源−12がON状態のまま、記憶装置の電源装置8が
OFFされることもあり得ることから、パソコン本体1
の方にも上記した禁止回路゛を設けるようにしても良い
。また、禁止回路を構成する比較器16とゲート17と
の代わりに、記憶装置2内のマイクロコンピュータを使
用することも出来る。
また、一方のデータ処理装置、他方のデータ処理装置の
関係は逆転しても良く、しかもこれらの装置例として、
それぞれパソコン本体、記憶装置を挙げたが、これに限
定されるものではなく、広く、データ処理を行う制御器
とその周辺機器であっても良い。
関係は逆転しても良く、しかもこれらの装置例として、
それぞれパソコン本体、記憶装置を挙げたが、これに限
定されるものではなく、広く、データ処理を行う制御器
とその周辺機器であっても良い。
[発明の効果]
本発明によれば、他方のデータ処理装置の電源が正常で
あるときに、一方のデータ処理装置の電源が低いと、一
方のデータ処理装置の出力を他方のデータ処理装置へ入
力させるのを禁止する禁止回路を設けたので、たとえ一
方のデータ処理装置から正しくない信号が出力されたと
しても、この信号が他方のデータ処理装置に入力される
ことはなく、従って電源0N−OFF時に装置間のトラ
ブルが生じることがない。
あるときに、一方のデータ処理装置の電源が低いと、一
方のデータ処理装置の出力を他方のデータ処理装置へ入
力させるのを禁止する禁止回路を設けたので、たとえ一
方のデータ処理装置から正しくない信号が出力されたと
しても、この信号が他方のデータ処理装置に入力される
ことはなく、従って電源0N−OFF時に装置間のトラ
ブルが生じることがない。
第゛1図は本発明のデータ処理システムを、パソコン本
体と記憶装置とから構成した場合の一実施例を示すブロ
ック図、第2図は従来のデータ処理システム例を示すブ
ロック図である。 図中、1は一方のデータ処理装置としてのパソコン本体
、2は他方のデータ処理装置としての記憶装置、8は記
憶装置の電源装置、12はパソコンの電源装置、9.1
6.17はそれぞれ禁止回路を構成するバッファ、比較
器、ANDゲートである。
体と記憶装置とから構成した場合の一実施例を示すブロ
ック図、第2図は従来のデータ処理システム例を示すブ
ロック図である。 図中、1は一方のデータ処理装置としてのパソコン本体
、2は他方のデータ処理装置としての記憶装置、8は記
憶装置の電源装置、12はパソコンの電源装置、9.1
6.17はそれぞれ禁止回路を構成するバッファ、比較
器、ANDゲートである。
Claims (1)
- 互いに別電源で駆動され、双方のデータ処理装置間で
データの授受が行われるデータ処理システムにおいて、
一方のデータ処理装置を駆動する電源がこの一方のデー
タ処理装置の動作保証最低電圧よりも小さく、かつ他方
のデータ処理装置を駆動する電源がこの他方のデータ処
理装置の動作保証電圧内にあるとき、一方のデータ処理
装置の出力を他方のデータ処理装置へ入力させるのを禁
止する禁止回路を他方のデータ処理装置に設けたことを
特徴とするデータ処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63191032A JPH0240707A (ja) | 1988-07-30 | 1988-07-30 | データ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63191032A JPH0240707A (ja) | 1988-07-30 | 1988-07-30 | データ処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0240707A true JPH0240707A (ja) | 1990-02-09 |
Family
ID=16267764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63191032A Pending JPH0240707A (ja) | 1988-07-30 | 1988-07-30 | データ処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0240707A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010186215A (ja) * | 2009-02-10 | 2010-08-26 | Mitsubishi Electric Corp | 電気回路及び待機系システム |
-
1988
- 1988-07-30 JP JP63191032A patent/JPH0240707A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010186215A (ja) * | 2009-02-10 | 2010-08-26 | Mitsubishi Electric Corp | 電気回路及び待機系システム |
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