JPH05335951A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH05335951A JPH05335951A JP14185792A JP14185792A JPH05335951A JP H05335951 A JPH05335951 A JP H05335951A JP 14185792 A JP14185792 A JP 14185792A JP 14185792 A JP14185792 A JP 14185792A JP H05335951 A JPH05335951 A JP H05335951A
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- Japan
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- processor
- data register
- pulse
- fault
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】プロセッサ１によってデータレジスタ５に書込
まれた被変換デジタルデータをＰＷＭカウンタ６を介し
該デジタルデータの値に比例したデューティ比のＰＷＭ
パルス６ａに変換し、このパルス６ａを平滑化しアナロ
グ出力ＡＯとして出力するＤ／Ａ変換装置にてプロセッ
サ１の異常時の誤ったＤ／Ａ変換出力を防ぐ。 【構成】故障診断部９は故障診断用信号線１０を介し常
時、プロセッサ１が正常か否かを監視しており、プロセ
ッサ１の異常を検出すると故障検出線１２に“Ｈ”の故
障検出信号を出力する。これによりＡＮＤ素子１１（負
論理）によってプロセッサ１からのデータレジスタ５へ
の書込制御信号３が阻止され、データレジスタ５への異
常データ書込が防止される。またさらに設定スイッチ１
４を“ＯＮ”している時は、故障検出線１２の故障検出
時のレベル“Ｈ”によってデータレジスタ５がクリアさ
れアナログ出力ＡＯは０に保たれる。
まれた被変換デジタルデータをＰＷＭカウンタ６を介し
該デジタルデータの値に比例したデューティ比のＰＷＭ
パルス６ａに変換し、このパルス６ａを平滑化しアナロ
グ出力ＡＯとして出力するＤ／Ａ変換装置にてプロセッ
サ１の異常時の誤ったＤ／Ａ変換出力を防ぐ。 【構成】故障診断部９は故障診断用信号線１０を介し常
時、プロセッサ１が正常か否かを監視しており、プロセ
ッサ１の異常を検出すると故障検出線１２に“Ｈ”の故
障検出信号を出力する。これによりＡＮＤ素子１１（負
論理）によってプロセッサ１からのデータレジスタ５へ
の書込制御信号３が阻止され、データレジスタ５への異
常データ書込が防止される。またさらに設定スイッチ１
４を“ＯＮ”している時は、故障検出線１２の故障検出
時のレベル“Ｈ”によってデータレジスタ５がクリアさ
れアナログ出力ＡＯは０に保たれる。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータをＰＷＭ
パルスに変換して１〜５Ｖ，４〜２０ｍＡ等のアナログ
信号を得るＤ／Ａ変換装置に関する。なお以下各図にお
いて同一の符号は同一もしくは相当部分を示す。
パルスに変換して１〜５Ｖ，４〜２０ｍＡ等のアナログ
信号を得るＤ／Ａ変換装置に関する。なお以下各図にお
いて同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】この種のＤ／Ａ変換装置は一般に図２に
示す構成を用いている。同図においてはプロセッサ１に
より、書込制御信号３の立上りに同期してＰＷＭパルス
発生部４内のデータレジスタ５に、被変換デジタルデー
タがデータバス２を介して書込まれる。これにより同じ
くＰＷＭパルス発生部４内のＰＷＭカウンタ６が、その
デジタルデータに比例したデューティ比のパルスとして
のＰＷＭパルス６ａを発生する。そのパルス６ａをフィ
ルタ７を介して平滑し、さらにバッファアンプ８を経て
アナログ信号ＡＯとして出力する。
示す構成を用いている。同図においてはプロセッサ１に
より、書込制御信号３の立上りに同期してＰＷＭパルス
発生部４内のデータレジスタ５に、被変換デジタルデー
タがデータバス２を介して書込まれる。これにより同じ
くＰＷＭパルス発生部４内のＰＷＭカウンタ６が、その
デジタルデータに比例したデューティ比のパルスとして
のＰＷＭパルス６ａを発生する。そのパルス６ａをフィ
ルタ７を介して平滑し、さらにバッファアンプ８を経て
アナログ信号ＡＯとして出力する。
【０００３】
【発明が解決しようとする課題】ところで図２のような
Ｄ／Ａ変換装置においては、プロセッサ１が何らかの要
因により、誤動作してデータレジスタ５に誤ったデータ
を書込むと、誤ったアナログ出力をしてしまうという欠
点がある。そこでこの発明はプロセッサの誤動作による
誤ったアナログ出力を防止し、本装置によって制御され
る外部機器（プラント等）への影響を最小限にすること
ができる信頼性の高いＤ／Ａ変換装置を提供することを
課題とする。
Ｄ／Ａ変換装置においては、プロセッサ１が何らかの要
因により、誤動作してデータレジスタ５に誤ったデータ
を書込むと、誤ったアナログ出力をしてしまうという欠
点がある。そこでこの発明はプロセッサの誤動作による
誤ったアナログ出力を防止し、本装置によって制御され
る外部機器（プラント等）への影響を最小限にすること
ができる信頼性の高いＤ／Ａ変換装置を提供することを
課題とする。
【０００４】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のＤ／Ａ変換装置は、プロセッサ（１な
ど）によってデータレジスタ（５など）に書込まれたデ
ジタルデータを（ＰＷＭカウンタ６などを介し）このデ
ジタルデータの値に比例したデューティ比を持つＰＷＭ
パルス（６ａなど）に変換し、このＰＷＭパルスを（フ
ィルタ７などを介し）平滑化してなるアナログ信号（ア
ナログ出力ＡＯなど）として出力するＤ／Ａ変換装置に
おいて、前記プロセッサの異常を検出する手段（故障診
断部９など）と、この異常検出に基づいて前記データレ
ジスタへのデジタルデータの書込みを禁止する手段（Ａ
ＮＤ素子１１など）とを備えたものとする。
めに、請求項１のＤ／Ａ変換装置は、プロセッサ（１な
ど）によってデータレジスタ（５など）に書込まれたデ
ジタルデータを（ＰＷＭカウンタ６などを介し）このデ
ジタルデータの値に比例したデューティ比を持つＰＷＭ
パルス（６ａなど）に変換し、このＰＷＭパルスを（フ
ィルタ７などを介し）平滑化してなるアナログ信号（ア
ナログ出力ＡＯなど）として出力するＤ／Ａ変換装置に
おいて、前記プロセッサの異常を検出する手段（故障診
断部９など）と、この異常検出に基づいて前記データレ
ジスタへのデジタルデータの書込みを禁止する手段（Ａ
ＮＤ素子１１など）とを備えたものとする。
【０００５】また請求項２のＤ／Ａ変換装置は、請求項
１に記載のＤ／Ａ変換装置において、前記異常検出に基
づいて必要に応じさらに前記データレジスタをクリアす
る手段（インバータ１３，設定スイッチ１４など）を備
えたものとする。
１に記載のＤ／Ａ変換装置において、前記異常検出に基
づいて必要に応じさらに前記データレジスタをクリアす
る手段（インバータ１３，設定スイッチ１４など）を備
えたものとする。
【０００６】
【作用】プロセッサが正常に動作しているか否かを判断
する手段を設け、正常の場合にはプロセッサ１からデー
タレジスタ５への書込みを許可する。他方、正常でない
場合には書込みを禁止することによって異常判別直前の
アナログ出力値を保持する（請求項１）。
する手段を設け、正常の場合にはプロセッサ１からデー
タレジスタ５への書込みを許可する。他方、正常でない
場合には書込みを禁止することによって異常判別直前の
アナログ出力値を保持する（請求項１）。
【０００７】また本Ｄ／Ａ変換装置によって制御される
外部機器（プラント等）によっては故障検出時にその直
前のアナログ出力値を保持しておくより、ゼロ値（最小
値）を出力した方が好ましい場合がある。そのような時
には故障検出時にデータレジスタを０クリアすることも
可能とする（請求項２）。これによって、プロセッサの
誤動作による誤ったアナログ出力を防止し、本装置によ
って制御される外部機器（プラント等）への影響を最小
限にできる。従って、信頼性の高いＤ／Ａ変換装置を構
築することが可能となる。
外部機器（プラント等）によっては故障検出時にその直
前のアナログ出力値を保持しておくより、ゼロ値（最小
値）を出力した方が好ましい場合がある。そのような時
には故障検出時にデータレジスタを０クリアすることも
可能とする（請求項２）。これによって、プロセッサの
誤動作による誤ったアナログ出力を防止し、本装置によ
って制御される外部機器（プラント等）への影響を最小
限にできる。従って、信頼性の高いＤ／Ａ変換装置を構
築することが可能となる。
【０００８】
【実施例】図１は本発明の一実施例としての構成を示す
ブロック図で図２に対応するものである。図１において
はプロセッサ１が正常に動作しているか否かを診断する
故障診断部９が新設され、この故障診断部９は故障診断
用信号線１０を介しプロセッサの異常を検出すると故障
検出線１２に“Ｈ”を出力する。プロセッサ１の書込み
制御信号３とデータレジスタ５への書込信号１７の間に
は信号３を入力，信号１７を出力とする形で新たにＡＮ
Ｄ素子（負論理）１１が挿入されており、このＡＮＤ素
子１１の入力の他方には前記の故障検出線１２が接続さ
れる。これにより、プロセッサ１の異常が検出された場
合にデータレジスタ５への書込みが禁止され、アナログ
出力ＡＯはこの異常検出直前の値に保持される。
ブロック図で図２に対応するものである。図１において
はプロセッサ１が正常に動作しているか否かを診断する
故障診断部９が新設され、この故障診断部９は故障診断
用信号線１０を介しプロセッサの異常を検出すると故障
検出線１２に“Ｈ”を出力する。プロセッサ１の書込み
制御信号３とデータレジスタ５への書込信号１７の間に
は信号３を入力，信号１７を出力とする形で新たにＡＮ
Ｄ素子（負論理）１１が挿入されており、このＡＮＤ素
子１１の入力の他方には前記の故障検出線１２が接続さ
れる。これにより、プロセッサ１の異常が検出された場
合にデータレジスタ５への書込みが禁止され、アナログ
出力ＡＯはこの異常検出直前の値に保持される。
【０００９】また新設された設定スイッチ１４が“Ｏ
Ｎ”の場合には、プロセッサ１の異常が検出されると、
常時はプルアップ抵抗１５を介して“Ｈ”に維持されて
いるデータレジスタクリア信号１６のレベルが、プロセ
ッサ異常時の故障検出線１２のレベル“Ｈ”をインバー
タ素子１３を介して反転したレベル“Ｌ”（アクティ
ブ）となり、データレジスタ５が強制的に０クリアされ
る。これにより、プロセッサ１の異常時にゼロ値（最小
値）のアナログ出力ＡＯを出力した方が好ましい外部機
器（プラント等）への適応が可能となる。
Ｎ”の場合には、プロセッサ１の異常が検出されると、
常時はプルアップ抵抗１５を介して“Ｈ”に維持されて
いるデータレジスタクリア信号１６のレベルが、プロセ
ッサ異常時の故障検出線１２のレベル“Ｈ”をインバー
タ素子１３を介して反転したレベル“Ｌ”（アクティ
ブ）となり、データレジスタ５が強制的に０クリアされ
る。これにより、プロセッサ１の異常時にゼロ値（最小
値）のアナログ出力ＡＯを出力した方が好ましい外部機
器（プラント等）への適応が可能となる。
【００１０】故障診断部９はプロセッサ１の自己診断機
能部、ウオッチドッグタイマ、ハンドシェークのチェッ
ク手段など一般に用いられている故障診断手段で良い。
なお以上の実施例では、データレジスタ５の書込みを禁
止するためにＡＮＤ素子（負論理）１１を用いたが、他
の論理素子で構成しても良い。
能部、ウオッチドッグタイマ、ハンドシェークのチェッ
ク手段など一般に用いられている故障診断手段で良い。
なお以上の実施例では、データレジスタ５の書込みを禁
止するためにＡＮＤ素子（負論理）１１を用いたが、他
の論理素子で構成しても良い。
【００１１】
【発明の効果】本発明によれば、プロセッサ１の異常を
検出したときは直ちにこのプロセッサ１によるデータレ
ジスタ５への被変換デジタルデータの書込を禁止すると
共に、必要に応じこの禁止中のアナログ出力ＡＯの値を
０に保つようにしたので、プロセッサの誤動作による誤
ったアナログ出力を防止し、本装置によって制御される
外部機器（プラント等）への影響を最小限にできる信頼
性の高いＤ／Ａ変換装置を構築することができる。
検出したときは直ちにこのプロセッサ１によるデータレ
ジスタ５への被変換デジタルデータの書込を禁止すると
共に、必要に応じこの禁止中のアナログ出力ＡＯの値を
０に保つようにしたので、プロセッサの誤動作による誤
ったアナログ出力を防止し、本装置によって制御される
外部機器（プラント等）への影響を最小限にできる信頼
性の高いＤ／Ａ変換装置を構築することができる。
【図１】本発明の一実施例としてのＰＷＭ方式のＤ／Ａ
変換装置の構成を示すブロック図
変換装置の構成を示すブロック図
【図２】図１に対応する従来のブロック図
１ プロセッサ ２ データバス ３ 書込み制御信号 ４ ＰＷＭパルス発生部 ５ データレジスタ ６ ＰＷＭカウンタ ７ フィルタ ８ バッファアンプ ９ 故障診断部 １０ 故障診断用信号線 １１ ＡＮＤ素子（負論理） １２ 故障検出線 １３ インバータ素子 １４ 設定スイッチ １５ プルアップ抵抗 １６ データレジスタクリア信号 １７ データレジスタ書込み信号
Claims (2)
- 【請求項１】プロセッサによってデータレジスタに書込
まれたデジタルデータをこのデジタルデータの値に比例
したデューティ比を持つＰＷＭパルスに変換し、このＰ
ＷＭパルスを平滑化してなるアナログ信号として出力す
るＤ／Ａ変換装置において、 前記プロセッサの異常を検出する手段と、 この異常検出に基づいて前記データレジスタへのデジタ
ルデータの書込みを禁止する手段とを備えたことを特徴
とするＤ／Ａ変換装置。 - 【請求項２】請求項１に記載のＤ／Ａ変換装置におい
て、前記異常検出に基づいて必要に応じさらに前記デー
タレジスタをクリアする手段を備えたことを特徴とする
Ｄ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14185792A JPH05335951A (ja) | 1992-06-03 | 1992-06-03 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14185792A JPH05335951A (ja) | 1992-06-03 | 1992-06-03 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335951A true JPH05335951A (ja) | 1993-12-17 |
Family
ID=15301785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14185792A Pending JPH05335951A (ja) | 1992-06-03 | 1992-06-03 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980015425A (ko) * | 1996-08-21 | 1998-05-25 | 김광호 | 디지털 아날로그 변환기의 초기값 출력회로 |
-
1992
- 1992-06-03 JP JP14185792A patent/JPH05335951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980015425A (ko) * | 1996-08-21 | 1998-05-25 | 김광호 | 디지털 아날로그 변환기의 초기값 출력회로 |
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