JP2664144B2 - 多重化処理装置の切替方法および装置 - Google Patents
多重化処理装置の切替方法および装置Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は処理装置（以下、CPUという）を多重化した
多重化処理装置の切替方法及び装置に関する。 〔従来の技術〕 デイジタルコントローラ等の処理装置を多重化して無
制御状態を回避し、稼働率を向上する手法は、従来から
種々案出され、実用化されている。例えば、特開昭53−
121544号公報に記載されているように、メインCPUとバ
ツクアツプCPUの他に、メインCPUに制御開始指令用の割
込を与えると共にバツクアツプCPUに対して制御停止指
令用の割込みを与えるメインCPU動作指令装置、メイン
計算機の故障停止検出回路の出力をバツクアツプCPUに
対して制御開始指令用の割込として与える割込回路等を
設けて、メインCPUが異常になつた場合に、バツクアツ
プCPUに切替えて制御を継続するものが知られている。 別な従来例としては、特開昭59−20056号公報に記載
されたものがある。これは、現用（常用）系に障害発生
時、現用系予備（待機）系の装置が互いに相手の障害の
程度を判定し、正常な装置を現用とする方法であるが、
障害の検知は相手の装置によつて行われ、二重化専用シ
ステムとして機能している。 更に、別な従来例でI/Oを共用するCPU2重化方法とし
ては、特開昭55−110352号がある。これは、互いの稼働
信号により制御権を決定するハードウエアを設置し、制
御権を有するCPUのみが出力ルーチンを実行するという
方法であるが、この方式は、制御権決定ハードウエアの
故障、I/Oからの信号入力に伴う両CPU間のI/Oの競合に
関する配慮がなされていなかつた。 上記従来技術は、切替に要する中間ハードウエアの故
障、また入出力処理は両CPUが行うためI/Oの競合の発生
について配慮されておらず、中間ハードウエア故障時の
２重化誤動作及びI/O競合により制御性能が低下すると
いつた問題があつた。 本発明の第１の目的は、CPU外部切替ハードウエアを
なくし、コンパクトな２重化を実現し、常用系がI/Oを
占有し続けながらも異常時にすみやかに待機系に切替す
ることを可能とするCPU2重化切替方法を提供することに
ある。 本発明の第２の目的は、前記問題点に鑑み、コンパク
トで高稼働率が得られ、常用系に継続運転可能な軽障害
が発生した場合待機系の状態を判別し、切替動作可否を
決定可能な多重化処理装置の切替方法及び装置を提供す
ることにある。 本発明の第３の目的は、常用系，待機系とも全く同じ
ハードウエアで構成し、保守の容易さを確保すると共
に、CPU単独でも用いることができるシステムを提供す
るることにある。 〔問題点を解決するための手段〕 上記第１の目的は、CPU常用系として動作しているこ
とを示すSYSRUN信号を相手CPUにオープンコレクタのワ
イアードオアで接続し、相手CPUの状態を判定し、本信
号の状態により常用系になることを決定する手段をCPU
に内蔵すること、待機系CPUのI/Oへのアクセスを禁止し
待機系の制御用データを常用系から伝送路によつて送ら
れるデータによつて常用系と同一の制御を行わしめるこ
とにより達成される。 上記第２の目的は、２台の処理装置にいずれか一方が
待機していることを示すSYSBUP信号を両CPUにオープン
コレクタのワイヤードオアで接続し、障害発生時本信号
が出力されているときのみ待機系処理装置を動作させる
ようにし、本信号を検出できなかつた場合には、常用系
はその障害程度に応じて運転継続か否かを決定せしめる
ことにより達成される。 上記第３の目的は、２台のCPUを切替えるための外部
回路を不要とし、両CPUのSYSRUN信号及びSYSBUP信号
（場合によつてはSYSRUN信号のみ）の接続のみで２重化
切替が実現できるように構成することにより達成でき
る。 本発明において、SYSRUN信号は、ある一つのCPUが常
用系（マスター）としてランしているかとうかを示す信
号である。これによつて、CPUは、ランしようとする時
にSYSRUN信号が、ONしている場合待機系に、OFFしてい
る場合常用系に判定することができる。また待機系とな
つたCPUは、SYSBEN信号がOFFしていることにより、I/O
との入出力処理を除外し入出力ゲートをオープンとする
ため、I/Oの競合が発生しない。 また伝送路を介し、常用系CPUから待機系CPUへ制御用
情報を与えることにより、待機系はI/Oを使用すること
なく、常用系と同様の演算を実行した状態で待機するこ
とが可能となり、切替時に、外部に対し、矛盾変動を与
えることがない。 SYSBUP信号は待機系処理装置が動作可能であることを
示す。異常発生時においては、待機系処理装置が動作可
能であれば待機系に切替わるが、動作可能でない場合に
は切替わらず、常用系処理装置は動作継続するか停止す
る。すなわち、異常（故障）の程度を常用系処理装置内
部で重故障か軽故障かを判断し、重故障の場合は停止せ
ざるを得ないが、軽故障であれば常用系処理内部で対応
できるため、運転を継続し稼働率を交渉させることがで
きる。更に、最初から待機系の無い場合の単独処理装置
としての機能も発揮し得る。 〔実施例〕 以下、本発明の一実施例を図面に基づき説明する。 第１図は、本発明の一実施例であるCPU2重化システム
を示す。 第１図において、CPUは、CPU−A1とCPU−B1から成
り、各々伝送路50及びシステムバス60に接続されてい
る。通常、CPU−A1が、常用系となり入出力装置（I/O）
３からデータを入力し、マイクロプロセツシイングユニ
ツト（以下MPUと記す）４にて、演算を行い、I/O3へ指
令、データを出力している。待機系となつたCPU−B1
は、SYSBEN信号113がOFFしていることにより、I/O3への
アクセス（少なくとも書き込み動作）が禁止されてい
る。またCPU−B1は、伝送路50を介してCPU−A1からデー
タを受けとり、CPUA1と同一の演算を実行して待機して
いる。CPU−A1が停止すると常用／待機判定回路５は、S
YSRUN信号101がOFFしたことにより、常用系となるべき
であることを検出しこれによりSYSBEN信号113をONしCPU
−B1はI/Oへの書き込みを開始する。 SYSRUN信号101はCPU−A1とCPU−B1からオープンコレ
クタで出力されるラン信号ワイアードオア信号である。
40−A1,40−B1および40−A2,40−B2はそれぞれワイアー
ドオアゲートである。 バスインターフエイス部20は、I/O3との入出力コント
ロール部であり待機中は、常用／待機検出回路５からの
SYSBEN信号113により出力オープンとしている。 信号線30（A,B,N）は、電源ON後のリセツトスタート
時、常用系，待機系のいずれになるべきかを決定するた
めの信号線（以下M/S信号と記す）である。 信号線102は、CPU−A1とCPU−B1のいずれかが、待機
していることを示す信号線（SYSBUP信号と呼ぶ）であ
り、CPU−A1とCPU−B1からオープンコレクタで出力され
る待機信号のワイヤードオア信号である。 本実施例では、信号線の意味と電圧レベル（高レベル
を“H"低レベルを“L"と記す）の関係は次の通りであ
る。 以下、多重系を構成する任意のCPUの内部構成の一例
として、第１図左側のCPUを第２図を用いて説明する。 CPUの内部はマイクロプロセツサ（MPU）4,メモリ（ME
M）９及びMPU4とのデータ交換先を選択する選択回路（S
EL）８からなる基本部と、M/S入力信号30N、M/S出力信
号30A,SYSRUN信号101,SYSBUP信号102,SYSBEN信号113をM
PU4に取り込むための入力ポート6,SYSRUN信号101,SYSBU
P信号102,SYSBEN信号113を出力するための、常用／待機
判定回路５とエラーが発生したことを記憶するエラーフ
リップフロップ117,電源投入時等にリセツト信号を発生
するリセツト回路401などの周辺制御部，システムバス6
0を介しI/O3とMPU4とのデータ交換を行うバスインター
フエイス部20及び他CPUとのデータ交換を行う伝送装置
７に分かれる。 MPU4は、RESET入力169が入力されると動作を開始しメ
モリ９に格納されている命令を読みこみ、I/O3,伝送装
置7,メモリ９間のデータ転送及び演算処理を行う。命令
読みこみ時及びデータ転送時、MPU4はアドレス信号110,
ストローブ信号（STB）111,リード・ライト制御信号（R
/W）112を出力し、リード時はデータ信号109を取り込
み、ライト時はデータ信号109を出力する。MPU4が停止
しているか否かはSTOP/RUN信号167としてMPU4から出力
される。また、MPU4にエラーが検出されると、MPUERR信
号166が出力される。尚、MPUのエラー検出機能として、
代表的なものには、未定義命令実行エラー，未実装アド
レスアクセスエラー，自己診断エラーなど、種々の検出
機能が考案，実用化されている。その詳細は、マイクロ
プロセツサの種類により異なつており、本発明は、その
検出機構自体には依らないため、詳細説明は省略する。 また、場合によつては、障害は継続運転不可能な重障
害と、継続運転可能な軽障害を区別する。重障害，軽障
害の区分は、適用されるシステムにより異なるが、例え
ば伝送装置７の障害はMPU4が正常に動作できるという意
味で軽障害としてよい。 選択回路（SEL）８は、MPU4から出力されるアドレス
信号110,STB信号111,R/W信号112を入力し、入力ポート
6,メモリ9,伝送装置７及びランフリツプフロツプ（RUN
−FF）505,エラーフリツプフロツプ117,バツクアツプフ
リツプフロツプ301に対し選択信号106,108,107,105,16
4,304をそれぞれ出力する。 MEM9はSEL8より選択信号108を受けとり、かつR/W信号
112がリード時の、アドレス信号110で示される番地のデ
ータをデータ信号109として出力する。同じくR/W信号11
2がライトの時はデータ信号109のデータをアドレス信号
110で示される番地に記憶する。もし、メモリリード時
に、パリテイエラー検出等のメモリエラーが発生した場
合にはMEMERR信号165を出力する。 入力ポート６は、選択信号106が出力された時、M/S入
力信号30N,SYSRUN信号101,SYSBUP信号102,SYSBEN信号11
3の状態をデータバス109に出力しMPU4に知らせる。M/S
信号30は、常用系CPUから出力され待機系CPUに入力され
るように配線され、これにより常用系は“H"待機系は
“L"になり、電源投入時の常用系／待機系の判断に用い
る。すなわち、常用系に接続されるM/S信号30（信号線3
0−Ｎ）は、第１図および第２図に示すように、他の端
が開放状態であり、Vccに接続されるプルアップ抵抗に
より、Vccレベル（即ち“H"レベル）となっている。ま
た、待機系（CPU B）に待機されるM/S信号30（信号線30
−Ａ）は、第１図および第２図に示すように、他の端が
CPU A内で接地されており、接地レベル（即ち“L"レベ
ル）となっている。 ランフリップフロップ505の端子ＤにはMPU4から出力
されたDATA109の１ビット（本例では20ビットとする）
が入力され、端子CKには選択信号105が接続されてい
る。 この選択信号105は、MPU4がランフリップフロップ505を
セットするために、予め定められこの選択信号105対応
して割り当てられた特定のアドレスがMPU4からADDRESS1
10に出力された場合に、SEL8により選択的に出力され
る。 これによって、MPU4は、ランフリップフロップ505の
Ｑ端子の出力を“H"にセットしたり、またはＱ端子の出
力を“L"にリセットするようにコントロールできる。 即ち、MPU4が選択信号105に割り当てられたアドレス
をADDRESS110に出力する際に、DATA109に“1"を出力す
ると、ランフリップフロップ505をセットし、DATA109に
“0"を出力するとランフリップフロップ505はリセット
される。 このようにして、MPU4は第３図の203に示す処理で、
アプリケーションプログラムを実行開始する時にランフ
リップフロップ505をセットし、第４図の224に示す処理
で、エラー発生などによりアプリケーションプログラム
を停止する時にランフリップフロップ505をリセットす
る。 なお、電源投入等リセット時は、第２図RESET401から
の信号が、オアゲート116を介し、ランフリップフロッ
プ505のリセット端子Ｒに入力されるため、ランフリッ
プフロップ505はリセット状態になっている。 常用／待機選択フリップフロップ（以下M/S−FFと記
す）506はＤ型フリップフロップであり、端子Ｄの入力
は常にVcc（“Ｈレベル”）なっている。このため、ア
ンドゲート510入力のアンド条件が整った時にアンドゲ
ート510の出力が端子CKに入力され、このM/S−FF506が
セットされる。アンドゲート510入力のアンド条件が整
うのは、RUN−FF505がセットされて端子Ｑの出力が“H"
となり、かつ、SYSRUN信号101が“H"の時である。 MPU4は、第３図203に示す処理でランフリップフロッ
プ505をセットするため、もし、SYSRUN信号101が“H"な
らば、アンドゲート510入力のアンド条件が整いM/S−FF
506がセットされる。その結果、アンドゲート504の出力
が“H"となり、アンドゲート504のアンド条件が整い、
トランジスタ502がON状態となる。このトランジスタ502
がON状態となることによりSYSRUN信号101は接地されて
“L"となる。 RUM−FF505がリセツトされると、M/S−FF506もリセツ
トされ、SYSBEN信号113は“L"、トランジスタ502はOFF
となり相手CPUがSYSRUN信号101を“L"としていない場
合、プルアツプ抵抗501によりSYSRUN信号101は“H"とな
る。一方、第３図の203に示す処理により、MPU4によっ
てアプリケーションプログラムを実行開始する際にRUN
−FF505がセットされたとき、既に相手CPUがSYSRUN信号
101を“L"としている時M/S−FF506はセツトされず、SYS
BEN信号113は“L"のままである。この状態から相手CPU
が停止しSYSRUN信号101が“H"となった時、M/S−FF506
がセットされ、SYSBEN信号113が“H"となり、トランジ
スタ502がONとなり、SYSRUN信号101が“L"となる。 SYSBEN信号113が“L"の場合、バスインターフエイス
部20の出力ゲートはすべてオープン又は３ステート状態
とし、システムバスへの干渉のないようにしている。SY
SBEN信号113が“H"となつた時、バスインターフエイス
部20の出力ゲートはイネーブル状態となりシステムバス
60を介してのI/O3へのアクセスが可能となる。 SYSBUPフリップフロップ301はＤ型フリップフロップ
であり、端子ＤにはMPU4から出力されるデータバス109
の１ビット（本例では20ビットとする）が入力され、端
子CKにはSEL8からの選択信号304が入力されている。 選択信号304は、予め選択信号304に割り当てられたア
ドレスがMPU4からデータライト動作によりアドレスバス
ADDRESS110に出力された場合に選択的に出力される。 これによって、MPU4はランフリップフロップ505をセ
ット／リセットする場合と同様に、MPU4が選択信号304
に割り当てられたアドレスをアドレスバスに出力する際
に、データバスDATA109に“1"を出力すると、SYSBUPフ
リップフロップ301をセットし、データバスDATA109に
“0"を出力するとSYSBUPフリップフロップ301はリセッ
トされる。 このようにして、CPU4は第３の処理211に示すタイミ
ングでSYSBUPフリップフロップ301をセット（Ｑ出力が
“H"となる）し、処理212に示すタイミングでリセット
（Ｑ出力が“L"となる）。MPU4は、自CPUが待機状態に
入ると本フリツプフロツプをセツトし、エラー発生等に
よるアプリケーシヨンプログラムの停止及び待機系から
現用系に切替つたとき本フリツプフロツプをリセツトす
る。 SYSBUPフリツプフロツプ301がセツトされるとトラン
ジスタ302がON状態となりSYSBUP信号102は“L"となる。 SYSBUPフリツプフロツプ301がリセツトされるとトラ
ンジスタ302がOFF状態となり相手CPUがSYSBUP信号102を
“L"としていない場合プルアツプ抵抗303によりSYSBUP
信号102は“H"となる。 エラーフリツプフロツプ117は、リセツト端子（Ｒ）
に入力されているRESET信号169によりリセツトされ、セ
ツト端子（Ｓ）に入力されている信号170によりセツト
される。RESET信号169はリセツト回路401の出力信号で
あり、電源投入時やリセツトスイツチ（図示なし）によ
り発生する。信号170はMEMERR信号165とMPUERR信号166
のオアゲート115によるオア信号でありメモリ９又はMPU
4のエラーが検出されると発生する。さらにMPU4からの
データライト動作によりSEL8の出力信号164がフリツプ
フロツプ117のクロツク端子（CK）に発せられたとき、
信号104の状態、即ち、先のMPUによるデータライト動作
によりMPUがデータバス109に出力した、正常時は“H"、
エラー検出時は“L"の値がフリップフロップ117に書き
込まれる。この機能により、プログラムにてフリツプフ
ロツプ117をセツト，リセツトできソフトウエアで異常
検出し、CPUを停止する場合のエラー出力として利用す
る。 伝送装置７は、伝送路50を介して他のCPUとのデータ
交換を行う。 以下、２重化切替の動作を第３図により説明する。 先ず、電源投入によりCPUはリセツトスタート（200）
し、入力ポートのM/S信号をとりこみ、H/Lの判定（20
1）を行う。“H"の場合RUN−FFをセツトしアプリケーシ
ヨンプログラムを開始する（203）。“L"の場合双方のC
PUが同時に常用系となることを防ぐため一定の遅延時間
（202）を置き、この間にランフリツプフロツプをセツ
トし、アプリケーシヨンプログラムを開始する（20
3）。 アプリケーシヨンプログラムの先頭で、先ずMPUでは
入力ポートのSYSBEN信号の判定（204）を行う。これ
は、MPU4から予め定められたアドレスがアドレスバス11
0に出力された場合にSEL8より出力される選択信号106
が、入力ポートの端子Ｇに入力されることにより、MPU4
は入力ポートのデータをデータバス（DATA109）にオン
バスさせ、その内容を読み取ることにより行われる。
“H"の場合、CPUは常用系となりSYSBUPFF301をRESETし
（212）、伝送信号入力処理（205）,I/O信号入力処理
（206），演算処理（207）、I/O信号出力処理（208），
伝送信号出力処理（209）の順に制御を実行し以下これ
をくり返す。“L"の場合CPUは、待機系となり、SYSBUPF
F301をSETし（211）、伝送入力処理（205）、I/O信号入
力処理（206），演算処理（207）の順に制御を実行し、
以下これを繰り返す。 以上により待機系となつたCPUは、I/Oへの出力を行う
ことなく、常用系CPUと同一データによる同一の演算処
理を実行しながら、待機することができる。エラー発生
等の要因により常用系CPUが停止した場合、待機系CPUは
入力ポートのSYSBEN信号が、“H"となつたことを知り自
CPUが常用系となるべきであるは判断しそれまで実行さ
れなかつた伝送I/O信号出力処理（208）、伝送信号出力
処理（209）を開始する。 次に、第４図を参照して障害発生時のCPUの処理を説
明する。障害が発生（220）すると、先ずその要因か
ら、重障害か軽障害かを判定する（221）。もし、軽障
害ならSYSBUP信号を参照し（222）SYSBUP信号が“H"な
らば、バツクアツプするCPUがいないため、運転を継続
する（223）。一方、SYSBUP信号が“L"ならば、パック
アップするCPUが他に存在するため、運転を停止するた
め、RUNフリップフロップ505をリセット（224）し、SYS
BUPフリップフロップ301をリセット（225）、停止する
（226）。 もし、重障害ならRUNフリツプフロツプ505をリセツト
（224）し、SYSBUPフリツプフロツプ301をリセツト（22
5）、停止する（226）。 尚上記実施例では、フリツプフロツプ506,ゲート504,
510からなる部分は、ハードウエアロジツクであるとし
て説明したが、MPU4のプログラム処理によつても実現で
きることは明らかである。 以上、述べたように、待機系CPUは、伝送からのデー
タにより常用系CPUと同一の演算を実行し待機し常用系
停止時に、I/O出力処理を開始することにより、外部に
何ら影響を与えることなく２重化切替を実現できる。 さらに、本実施例によると、常用系が、重障害で停止
した場合には自動的に待機系に切替り、常用系が軽障害
で、待機系が存在する場合は、常用系が閉止して自動的
に待機系に切替り、常用系か軽障害で、待機系が無い場
合は、常用系は停止せずラン状態を継続することがで
き、稼働率が向上できる。 尚、本実施例は二重化システムで説明したが、二重化
システムだけでなく第３図の遅延202を各CPU毎に異なる
値とすることにより多重システムでも適用可能である。 本発明によれば、I/Oを共用するCPU多重化システムに
おいて、互いのCPUの状態を示す信号線と、常用／待機
選択回路をCPUに備えることにより、外部ハードを付加
することなく、CPUの多重化構成が実現できる。 また、待機系CPUは、I/Oの出力は禁じられているが常
用CPUと同一の入力データを用いて同一の演算を行つて
待機しているため、常用系CPUは、競合なくI/Oを占有す
ることが可能であり、切替時も、外部に対し何ら変動を
与えることのないCPU多重化を実現できる効果がある。 さらに本発明によると、CPU外部に特別な装置が不要
であり、各CPUに小量のハードウエアを付加することに
より、二重化常用系，二重化待機系、更に単独としても
同一ハードウエアで使用でき、コンパクトで高い稼働率
が得られるCPUの二重化を実現できる。
多重化処理装置の切替方法及び装置に関する。 〔従来の技術〕 デイジタルコントローラ等の処理装置を多重化して無
制御状態を回避し、稼働率を向上する手法は、従来から
種々案出され、実用化されている。例えば、特開昭53−
121544号公報に記載されているように、メインCPUとバ
ツクアツプCPUの他に、メインCPUに制御開始指令用の割
込を与えると共にバツクアツプCPUに対して制御停止指
令用の割込みを与えるメインCPU動作指令装置、メイン
計算機の故障停止検出回路の出力をバツクアツプCPUに
対して制御開始指令用の割込として与える割込回路等を
設けて、メインCPUが異常になつた場合に、バツクアツ
プCPUに切替えて制御を継続するものが知られている。 別な従来例としては、特開昭59−20056号公報に記載
されたものがある。これは、現用（常用）系に障害発生
時、現用系予備（待機）系の装置が互いに相手の障害の
程度を判定し、正常な装置を現用とする方法であるが、
障害の検知は相手の装置によつて行われ、二重化専用シ
ステムとして機能している。 更に、別な従来例でI/Oを共用するCPU2重化方法とし
ては、特開昭55−110352号がある。これは、互いの稼働
信号により制御権を決定するハードウエアを設置し、制
御権を有するCPUのみが出力ルーチンを実行するという
方法であるが、この方式は、制御権決定ハードウエアの
故障、I/Oからの信号入力に伴う両CPU間のI/Oの競合に
関する配慮がなされていなかつた。 上記従来技術は、切替に要する中間ハードウエアの故
障、また入出力処理は両CPUが行うためI/Oの競合の発生
について配慮されておらず、中間ハードウエア故障時の
２重化誤動作及びI/O競合により制御性能が低下すると
いつた問題があつた。 本発明の第１の目的は、CPU外部切替ハードウエアを
なくし、コンパクトな２重化を実現し、常用系がI/Oを
占有し続けながらも異常時にすみやかに待機系に切替す
ることを可能とするCPU2重化切替方法を提供することに
ある。 本発明の第２の目的は、前記問題点に鑑み、コンパク
トで高稼働率が得られ、常用系に継続運転可能な軽障害
が発生した場合待機系の状態を判別し、切替動作可否を
決定可能な多重化処理装置の切替方法及び装置を提供す
ることにある。 本発明の第３の目的は、常用系，待機系とも全く同じ
ハードウエアで構成し、保守の容易さを確保すると共
に、CPU単独でも用いることができるシステムを提供す
るることにある。 〔問題点を解決するための手段〕 上記第１の目的は、CPU常用系として動作しているこ
とを示すSYSRUN信号を相手CPUにオープンコレクタのワ
イアードオアで接続し、相手CPUの状態を判定し、本信
号の状態により常用系になることを決定する手段をCPU
に内蔵すること、待機系CPUのI/Oへのアクセスを禁止し
待機系の制御用データを常用系から伝送路によつて送ら
れるデータによつて常用系と同一の制御を行わしめるこ
とにより達成される。 上記第２の目的は、２台の処理装置にいずれか一方が
待機していることを示すSYSBUP信号を両CPUにオープン
コレクタのワイヤードオアで接続し、障害発生時本信号
が出力されているときのみ待機系処理装置を動作させる
ようにし、本信号を検出できなかつた場合には、常用系
はその障害程度に応じて運転継続か否かを決定せしめる
ことにより達成される。 上記第３の目的は、２台のCPUを切替えるための外部
回路を不要とし、両CPUのSYSRUN信号及びSYSBUP信号
（場合によつてはSYSRUN信号のみ）の接続のみで２重化
切替が実現できるように構成することにより達成でき
る。 本発明において、SYSRUN信号は、ある一つのCPUが常
用系（マスター）としてランしているかとうかを示す信
号である。これによつて、CPUは、ランしようとする時
にSYSRUN信号が、ONしている場合待機系に、OFFしてい
る場合常用系に判定することができる。また待機系とな
つたCPUは、SYSBEN信号がOFFしていることにより、I/O
との入出力処理を除外し入出力ゲートをオープンとする
ため、I/Oの競合が発生しない。 また伝送路を介し、常用系CPUから待機系CPUへ制御用
情報を与えることにより、待機系はI/Oを使用すること
なく、常用系と同様の演算を実行した状態で待機するこ
とが可能となり、切替時に、外部に対し、矛盾変動を与
えることがない。 SYSBUP信号は待機系処理装置が動作可能であることを
示す。異常発生時においては、待機系処理装置が動作可
能であれば待機系に切替わるが、動作可能でない場合に
は切替わらず、常用系処理装置は動作継続するか停止す
る。すなわち、異常（故障）の程度を常用系処理装置内
部で重故障か軽故障かを判断し、重故障の場合は停止せ
ざるを得ないが、軽故障であれば常用系処理内部で対応
できるため、運転を継続し稼働率を交渉させることがで
きる。更に、最初から待機系の無い場合の単独処理装置
としての機能も発揮し得る。 〔実施例〕 以下、本発明の一実施例を図面に基づき説明する。 第１図は、本発明の一実施例であるCPU2重化システム
を示す。 第１図において、CPUは、CPU−A1とCPU−B1から成
り、各々伝送路50及びシステムバス60に接続されてい
る。通常、CPU−A1が、常用系となり入出力装置（I/O）
３からデータを入力し、マイクロプロセツシイングユニ
ツト（以下MPUと記す）４にて、演算を行い、I/O3へ指
令、データを出力している。待機系となつたCPU−B1
は、SYSBEN信号113がOFFしていることにより、I/O3への
アクセス（少なくとも書き込み動作）が禁止されてい
る。またCPU−B1は、伝送路50を介してCPU−A1からデー
タを受けとり、CPUA1と同一の演算を実行して待機して
いる。CPU−A1が停止すると常用／待機判定回路５は、S
YSRUN信号101がOFFしたことにより、常用系となるべき
であることを検出しこれによりSYSBEN信号113をONしCPU
−B1はI/Oへの書き込みを開始する。 SYSRUN信号101はCPU−A1とCPU−B1からオープンコレ
クタで出力されるラン信号ワイアードオア信号である。
40−A1,40−B1および40−A2,40−B2はそれぞれワイアー
ドオアゲートである。 バスインターフエイス部20は、I/O3との入出力コント
ロール部であり待機中は、常用／待機検出回路５からの
SYSBEN信号113により出力オープンとしている。 信号線30（A,B,N）は、電源ON後のリセツトスタート
時、常用系，待機系のいずれになるべきかを決定するた
めの信号線（以下M/S信号と記す）である。 信号線102は、CPU−A1とCPU−B1のいずれかが、待機
していることを示す信号線（SYSBUP信号と呼ぶ）であ
り、CPU−A1とCPU−B1からオープンコレクタで出力され
る待機信号のワイヤードオア信号である。 本実施例では、信号線の意味と電圧レベル（高レベル
を“H"低レベルを“L"と記す）の関係は次の通りであ
る。 以下、多重系を構成する任意のCPUの内部構成の一例
として、第１図左側のCPUを第２図を用いて説明する。 CPUの内部はマイクロプロセツサ（MPU）4,メモリ（ME
M）９及びMPU4とのデータ交換先を選択する選択回路（S
EL）８からなる基本部と、M/S入力信号30N、M/S出力信
号30A,SYSRUN信号101,SYSBUP信号102,SYSBEN信号113をM
PU4に取り込むための入力ポート6,SYSRUN信号101,SYSBU
P信号102,SYSBEN信号113を出力するための、常用／待機
判定回路５とエラーが発生したことを記憶するエラーフ
リップフロップ117,電源投入時等にリセツト信号を発生
するリセツト回路401などの周辺制御部，システムバス6
0を介しI/O3とMPU4とのデータ交換を行うバスインター
フエイス部20及び他CPUとのデータ交換を行う伝送装置
７に分かれる。 MPU4は、RESET入力169が入力されると動作を開始しメ
モリ９に格納されている命令を読みこみ、I/O3,伝送装
置7,メモリ９間のデータ転送及び演算処理を行う。命令
読みこみ時及びデータ転送時、MPU4はアドレス信号110,
ストローブ信号（STB）111,リード・ライト制御信号（R
/W）112を出力し、リード時はデータ信号109を取り込
み、ライト時はデータ信号109を出力する。MPU4が停止
しているか否かはSTOP/RUN信号167としてMPU4から出力
される。また、MPU4にエラーが検出されると、MPUERR信
号166が出力される。尚、MPUのエラー検出機能として、
代表的なものには、未定義命令実行エラー，未実装アド
レスアクセスエラー，自己診断エラーなど、種々の検出
機能が考案，実用化されている。その詳細は、マイクロ
プロセツサの種類により異なつており、本発明は、その
検出機構自体には依らないため、詳細説明は省略する。 また、場合によつては、障害は継続運転不可能な重障
害と、継続運転可能な軽障害を区別する。重障害，軽障
害の区分は、適用されるシステムにより異なるが、例え
ば伝送装置７の障害はMPU4が正常に動作できるという意
味で軽障害としてよい。 選択回路（SEL）８は、MPU4から出力されるアドレス
信号110,STB信号111,R/W信号112を入力し、入力ポート
6,メモリ9,伝送装置７及びランフリツプフロツプ（RUN
−FF）505,エラーフリツプフロツプ117,バツクアツプフ
リツプフロツプ301に対し選択信号106,108,107,105,16
4,304をそれぞれ出力する。 MEM9はSEL8より選択信号108を受けとり、かつR/W信号
112がリード時の、アドレス信号110で示される番地のデ
ータをデータ信号109として出力する。同じくR/W信号11
2がライトの時はデータ信号109のデータをアドレス信号
110で示される番地に記憶する。もし、メモリリード時
に、パリテイエラー検出等のメモリエラーが発生した場
合にはMEMERR信号165を出力する。 入力ポート６は、選択信号106が出力された時、M/S入
力信号30N,SYSRUN信号101,SYSBUP信号102,SYSBEN信号11
3の状態をデータバス109に出力しMPU4に知らせる。M/S
信号30は、常用系CPUから出力され待機系CPUに入力され
るように配線され、これにより常用系は“H"待機系は
“L"になり、電源投入時の常用系／待機系の判断に用い
る。すなわち、常用系に接続されるM/S信号30（信号線3
0−Ｎ）は、第１図および第２図に示すように、他の端
が開放状態であり、Vccに接続されるプルアップ抵抗に
より、Vccレベル（即ち“H"レベル）となっている。ま
た、待機系（CPU B）に待機されるM/S信号30（信号線30
−Ａ）は、第１図および第２図に示すように、他の端が
CPU A内で接地されており、接地レベル（即ち“L"レベ
ル）となっている。 ランフリップフロップ505の端子ＤにはMPU4から出力
されたDATA109の１ビット（本例では20ビットとする）
が入力され、端子CKには選択信号105が接続されてい
る。 この選択信号105は、MPU4がランフリップフロップ505を
セットするために、予め定められこの選択信号105対応
して割り当てられた特定のアドレスがMPU4からADDRESS1
10に出力された場合に、SEL8により選択的に出力され
る。 これによって、MPU4は、ランフリップフロップ505の
Ｑ端子の出力を“H"にセットしたり、またはＱ端子の出
力を“L"にリセットするようにコントロールできる。 即ち、MPU4が選択信号105に割り当てられたアドレス
をADDRESS110に出力する際に、DATA109に“1"を出力す
ると、ランフリップフロップ505をセットし、DATA109に
“0"を出力するとランフリップフロップ505はリセット
される。 このようにして、MPU4は第３図の203に示す処理で、
アプリケーションプログラムを実行開始する時にランフ
リップフロップ505をセットし、第４図の224に示す処理
で、エラー発生などによりアプリケーションプログラム
を停止する時にランフリップフロップ505をリセットす
る。 なお、電源投入等リセット時は、第２図RESET401から
の信号が、オアゲート116を介し、ランフリップフロッ
プ505のリセット端子Ｒに入力されるため、ランフリッ
プフロップ505はリセット状態になっている。 常用／待機選択フリップフロップ（以下M/S−FFと記
す）506はＤ型フリップフロップであり、端子Ｄの入力
は常にVcc（“Ｈレベル”）なっている。このため、ア
ンドゲート510入力のアンド条件が整った時にアンドゲ
ート510の出力が端子CKに入力され、このM/S−FF506が
セットされる。アンドゲート510入力のアンド条件が整
うのは、RUN−FF505がセットされて端子Ｑの出力が“H"
となり、かつ、SYSRUN信号101が“H"の時である。 MPU4は、第３図203に示す処理でランフリップフロッ
プ505をセットするため、もし、SYSRUN信号101が“H"な
らば、アンドゲート510入力のアンド条件が整いM/S−FF
506がセットされる。その結果、アンドゲート504の出力
が“H"となり、アンドゲート504のアンド条件が整い、
トランジスタ502がON状態となる。このトランジスタ502
がON状態となることによりSYSRUN信号101は接地されて
“L"となる。 RUM−FF505がリセツトされると、M/S−FF506もリセツ
トされ、SYSBEN信号113は“L"、トランジスタ502はOFF
となり相手CPUがSYSRUN信号101を“L"としていない場
合、プルアツプ抵抗501によりSYSRUN信号101は“H"とな
る。一方、第３図の203に示す処理により、MPU4によっ
てアプリケーションプログラムを実行開始する際にRUN
−FF505がセットされたとき、既に相手CPUがSYSRUN信号
101を“L"としている時M/S−FF506はセツトされず、SYS
BEN信号113は“L"のままである。この状態から相手CPU
が停止しSYSRUN信号101が“H"となった時、M/S−FF506
がセットされ、SYSBEN信号113が“H"となり、トランジ
スタ502がONとなり、SYSRUN信号101が“L"となる。 SYSBEN信号113が“L"の場合、バスインターフエイス
部20の出力ゲートはすべてオープン又は３ステート状態
とし、システムバスへの干渉のないようにしている。SY
SBEN信号113が“H"となつた時、バスインターフエイス
部20の出力ゲートはイネーブル状態となりシステムバス
60を介してのI/O3へのアクセスが可能となる。 SYSBUPフリップフロップ301はＤ型フリップフロップ
であり、端子ＤにはMPU4から出力されるデータバス109
の１ビット（本例では20ビットとする）が入力され、端
子CKにはSEL8からの選択信号304が入力されている。 選択信号304は、予め選択信号304に割り当てられたア
ドレスがMPU4からデータライト動作によりアドレスバス
ADDRESS110に出力された場合に選択的に出力される。 これによって、MPU4はランフリップフロップ505をセ
ット／リセットする場合と同様に、MPU4が選択信号304
に割り当てられたアドレスをアドレスバスに出力する際
に、データバスDATA109に“1"を出力すると、SYSBUPフ
リップフロップ301をセットし、データバスDATA109に
“0"を出力するとSYSBUPフリップフロップ301はリセッ
トされる。 このようにして、CPU4は第３の処理211に示すタイミ
ングでSYSBUPフリップフロップ301をセット（Ｑ出力が
“H"となる）し、処理212に示すタイミングでリセット
（Ｑ出力が“L"となる）。MPU4は、自CPUが待機状態に
入ると本フリツプフロツプをセツトし、エラー発生等に
よるアプリケーシヨンプログラムの停止及び待機系から
現用系に切替つたとき本フリツプフロツプをリセツトす
る。 SYSBUPフリツプフロツプ301がセツトされるとトラン
ジスタ302がON状態となりSYSBUP信号102は“L"となる。 SYSBUPフリツプフロツプ301がリセツトされるとトラ
ンジスタ302がOFF状態となり相手CPUがSYSBUP信号102を
“L"としていない場合プルアツプ抵抗303によりSYSBUP
信号102は“H"となる。 エラーフリツプフロツプ117は、リセツト端子（Ｒ）
に入力されているRESET信号169によりリセツトされ、セ
ツト端子（Ｓ）に入力されている信号170によりセツト
される。RESET信号169はリセツト回路401の出力信号で
あり、電源投入時やリセツトスイツチ（図示なし）によ
り発生する。信号170はMEMERR信号165とMPUERR信号166
のオアゲート115によるオア信号でありメモリ９又はMPU
4のエラーが検出されると発生する。さらにMPU4からの
データライト動作によりSEL8の出力信号164がフリツプ
フロツプ117のクロツク端子（CK）に発せられたとき、
信号104の状態、即ち、先のMPUによるデータライト動作
によりMPUがデータバス109に出力した、正常時は“H"、
エラー検出時は“L"の値がフリップフロップ117に書き
込まれる。この機能により、プログラムにてフリツプフ
ロツプ117をセツト，リセツトできソフトウエアで異常
検出し、CPUを停止する場合のエラー出力として利用す
る。 伝送装置７は、伝送路50を介して他のCPUとのデータ
交換を行う。 以下、２重化切替の動作を第３図により説明する。 先ず、電源投入によりCPUはリセツトスタート（200）
し、入力ポートのM/S信号をとりこみ、H/Lの判定（20
1）を行う。“H"の場合RUN−FFをセツトしアプリケーシ
ヨンプログラムを開始する（203）。“L"の場合双方のC
PUが同時に常用系となることを防ぐため一定の遅延時間
（202）を置き、この間にランフリツプフロツプをセツ
トし、アプリケーシヨンプログラムを開始する（20
3）。 アプリケーシヨンプログラムの先頭で、先ずMPUでは
入力ポートのSYSBEN信号の判定（204）を行う。これ
は、MPU4から予め定められたアドレスがアドレスバス11
0に出力された場合にSEL8より出力される選択信号106
が、入力ポートの端子Ｇに入力されることにより、MPU4
は入力ポートのデータをデータバス（DATA109）にオン
バスさせ、その内容を読み取ることにより行われる。
“H"の場合、CPUは常用系となりSYSBUPFF301をRESETし
（212）、伝送信号入力処理（205）,I/O信号入力処理
（206），演算処理（207）、I/O信号出力処理（208），
伝送信号出力処理（209）の順に制御を実行し以下これ
をくり返す。“L"の場合CPUは、待機系となり、SYSBUPF
F301をSETし（211）、伝送入力処理（205）、I/O信号入
力処理（206），演算処理（207）の順に制御を実行し、
以下これを繰り返す。 以上により待機系となつたCPUは、I/Oへの出力を行う
ことなく、常用系CPUと同一データによる同一の演算処
理を実行しながら、待機することができる。エラー発生
等の要因により常用系CPUが停止した場合、待機系CPUは
入力ポートのSYSBEN信号が、“H"となつたことを知り自
CPUが常用系となるべきであるは判断しそれまで実行さ
れなかつた伝送I/O信号出力処理（208）、伝送信号出力
処理（209）を開始する。 次に、第４図を参照して障害発生時のCPUの処理を説
明する。障害が発生（220）すると、先ずその要因か
ら、重障害か軽障害かを判定する（221）。もし、軽障
害ならSYSBUP信号を参照し（222）SYSBUP信号が“H"な
らば、バツクアツプするCPUがいないため、運転を継続
する（223）。一方、SYSBUP信号が“L"ならば、パック
アップするCPUが他に存在するため、運転を停止するた
め、RUNフリップフロップ505をリセット（224）し、SYS
BUPフリップフロップ301をリセット（225）、停止する
（226）。 もし、重障害ならRUNフリツプフロツプ505をリセツト
（224）し、SYSBUPフリツプフロツプ301をリセツト（22
5）、停止する（226）。 尚上記実施例では、フリツプフロツプ506,ゲート504,
510からなる部分は、ハードウエアロジツクであるとし
て説明したが、MPU4のプログラム処理によつても実現で
きることは明らかである。 以上、述べたように、待機系CPUは、伝送からのデー
タにより常用系CPUと同一の演算を実行し待機し常用系
停止時に、I/O出力処理を開始することにより、外部に
何ら影響を与えることなく２重化切替を実現できる。 さらに、本実施例によると、常用系が、重障害で停止
した場合には自動的に待機系に切替り、常用系が軽障害
で、待機系が存在する場合は、常用系が閉止して自動的
に待機系に切替り、常用系か軽障害で、待機系が無い場
合は、常用系は停止せずラン状態を継続することがで
き、稼働率が向上できる。 尚、本実施例は二重化システムで説明したが、二重化
システムだけでなく第３図の遅延202を各CPU毎に異なる
値とすることにより多重システムでも適用可能である。 本発明によれば、I/Oを共用するCPU多重化システムに
おいて、互いのCPUの状態を示す信号線と、常用／待機
選択回路をCPUに備えることにより、外部ハードを付加
することなく、CPUの多重化構成が実現できる。 また、待機系CPUは、I/Oの出力は禁じられているが常
用CPUと同一の入力データを用いて同一の演算を行つて
待機しているため、常用系CPUは、競合なくI/Oを占有す
ることが可能であり、切替時も、外部に対し何ら変動を
与えることのないCPU多重化を実現できる効果がある。 さらに本発明によると、CPU外部に特別な装置が不要
であり、各CPUに小量のハードウエアを付加することに
より、二重化常用系，二重化待機系、更に単独としても
同一ハードウエアで使用でき、コンパクトで高い稼働率
が得られるCPUの二重化を実現できる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるCPU2重化システムを
示す図、第２図は、第１図におけるCPUの内部構成を示
す図、第３図，第４図はそれぞれ第２図の動作説明用フ
ロー図である。 101……SYSRUN信号、102……SYSBUP信号、113……SYSBE
N信号、505……ランフリツプフロツプ（RUN F/F）、301
……SYSBUPフリツプフロツプ（SYSBUP F/F）、４……MP
U、６……入力ポート、９……メモリ、20……バスイン
ターフエイス。
示す図、第２図は、第１図におけるCPUの内部構成を示
す図、第３図，第４図はそれぞれ第２図の動作説明用フ
ロー図である。 101……SYSRUN信号、102……SYSBUP信号、113……SYSBE
N信号、505……ランフリツプフロツプ（RUN F/F）、301
……SYSBUPフリツプフロツプ（SYSBUP F/F）、４……MP
U、６……入力ポート、９……メモリ、20……バスイン
ターフエイス。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 下山 和彦
茨城県日立市大みか町５丁目２番１号
株式会社日立製作所大みか工場内
(72)発明者 天日 康博
茨城県日立市大みか町５丁目２番１号
株式会社日立製作所大みか工場内
(72)発明者 斉藤 純寿
茨城県日立市大みか町５丁目２番１号
株式会社日立製作所大みか工場内
(72)発明者 笹木 亘
茨城県日立市大みか町５丁目２番１号
株式会社日立製作所大みか工場内
(72)発明者 脇田 章弘
茨城県日立市幸町３丁目２番１号 日立
エンジニアリング株式会社内
(72)発明者 川田 信一
茨城県日立市久慈町4026番地 株式会社
日立製作所日立研究所内
(56)参考文献 特開 昭51−82540（ＪＰ，Ａ)
特開 昭57−182853（ＪＰ，Ａ)
特開 昭57−81655（ＪＰ，Ａ)
特開 昭59−174928（ＪＰ，Ａ)
実開 昭57−137034（ＪＰ，Ｕ)
Claims (1)
- (57)【特許請求の範囲】 １．複数台の処理装置を有し、 少なくとも１台の処理装置を常用系、残りの処理装置を
待機系とし、常用系が停止した場合、待機系の１台が常
用系に切り替わるように構成した多重化処理装置の切替
方法において、 複数台の処理装置のそれぞれに接続された第１の信号線
の信号レベルにより、各々の処理装置がリセットスター
ト時に常用系か待機系かを判定し、 複数台の処理装置のそれぞれに、各処理装置が出力する
オープンコレクタゲート出力のワイアードオアゲートで
接続された第２の信号線の信号レベルにより複数台の処
理装置のうちの１台が動作しているか否かを判定し、 電源オンに基づき、多重化処理装置がリセットスタート
された場合、 第１の信号線の信号レベルが該処理装置が常用系である
ことを示している処理装置においては、 第２の信号線により複数台の処理装置のうちの１台も動
作していないことを確認し、当該確認の際に他の処理装
置が動作している場合には、更に第２の信号線の出力が
停止するまで待機して当該出力が停止したことを確認し
た後、 第２の信号線に動作していることを示す信号レベルの信
号を出力して常用系として動作し、 第１の信号線の信号レベルが該処理装置が待機系である
ことを示している処理装置においては、 所定の遅延時間経過後、 第２の信号線の信号レベルが、複数台の処理装置のうち
の１台も動作していないことを示す信号レベルとなるま
で待機系として動作し、 当該複数台の処理装置のうちの１台が動作していないこ
とを示す信号レベルの信号を第２の信号線から検出した
後に、常用系として切り替わる ことを特徴とする多重化処理装置の切替方法。 ２．特許請求の範囲第１項において、 第１の信号線の信号レベルは、リセットスタート時に常
用系処理装置となることを示す高レベル、またはリセッ
トスタート時に待機系処理装置となることを示す低レベ
ルの電圧レベルを有することを特徴とする多重化処理装
置の切替方法。 ３．特許請求の範囲第１項において、 常用系処理装置は、異常発生時に第２の信号線の出力を
停止させ、待機系処理装置は、第２の信号線の出力が停
止したことを検知して、第２の信号線に動作しているこ
とを示す信号を出力するようにしたことを特徴とする多
重化処理装置の切替方法。 ４．複数台の処理装置が、 常用系若しくは待機系となることを示す第１の信号線
と、 少なくともいずれか１台の処理装置が動作していること
を示す第２の信号線に接続され、 当該第２の信号線は、各処理装置が出力するオープンコ
レクタゲート出力とワイアードオアゲートで接続され、 各処理装置には、 第１の信号線の状態と第２の信号線に出力がなされてい
るか否かとを検出する入力ポートと、 電源オンに基づく、リセットスタート時又は異常発生時
に、該入力ポートから得られた第１の信号線及び第２の
信号線の状態により、第２の信号線に信号を出力するか
否かを決定する常用／待機選択回路が設けられ、 処理装置は、常用系若しくは待機系のいずれかの状態を
選択して動作する ことを特徴とする多重化処理装置の切替装置。 ５．特許請求の範囲第４項において、 第１の信号線の信号レベルは、リセットスタート時に常
用系処理装置となることを示す高レベル、またはリセッ
トスタート時に待機系処理装置となることを示す低レベ
ルの電圧レベルを有することを特徴とする多重化処理装
置の切替装置。 ６．複数台の処理装置が、それぞれ常用系処理装置若し
くは待機系処理装置のいずれになるかを示す第１の信号
線、および少なくともいずれか１台の処理装置が動作し
ていることを示す第２の信号線に接続され、 該第１の信号線及び第２の信号線の状態により、１台の
処理装置が常用系処理装置として動作している時は、そ
の他の処理装置が待機系処理装置となり、該常用系処理
装置が停止すると待機系処理装置のうちの１台の処理装
置が常用系として動作する多重化処理装置の切替方法で
あって、 複数台の処理装置に、いずれかの処理装置が待機してい
るか否かを示す第３の信号線を接続し、 前記第２の信号線及び第３の信号線は、各処理装置が出
力するオープンコレクタゲート出力とワイアードオアゲ
ートで接続され、 常用系処理装置に障害が発生した時、該第３の信号線の
内容に応じて該常用系処理装置を停止するか否かを決定
することを特徴とする多重化処理装置の切替方法。 ７．特許請求の範囲第６項において、 第１の信号線の信号レベルは、リセットスタート時に常
用系処理装置となることを示す高レベル、またはリセッ
トスタート時に待機系処理装置となることを示す低レベ
ルの電圧レベルを有することを特徴とする多重化処理装
置の切替方法。 ８．複数台の処理装置が、それぞれ常用系処理装置若し
くは待機系処理装置のいずれになるかを示す第１の信号
線、および少なくともいずれか１台の処理装置が動作し
ていることを示す第２の信号線に接続され、 該第１の信号線及び第２の信号線の状態により、１台の
処理装置が常用系処理装置として動作している時は、そ
の他の処理装置が待機系処理装置となり、該常用系処理
装置が停止すると待機系処理装置のうちの１台の処理装
置が常用系として動作する多重化処理装置の切替方法で
あって、 前記複数台の処理装置に、いずれかの処理装置が待機し
ているか否かを示す第３の信号線を接続し、 前記第２の信号線及び第３の信号線は、各処理装置が出
力するオープンコレクタゲート出力とワイアードオアゲ
ートで接続され、 各処理装置には、 第１の信号線の状態と、第２の信号線の状態がいずれか
の処理装置により出力がなされているか否かとを検出す
る入力ポートと、 リセットスタート時又は異常発生時に、該入力ポートか
ら得られた第１の信号線、第２の信号線及び第３の信号
線の状態により、第２の信号線に信号を出力するか否か
を決定する第１のフリップフロップと、 自処理装置が待機系として動作する際に、第３の信号線
に信号を出力するゲート回路を制御する第２のフリップ
フロップを設けたこと を特徴とする多重化処理装置の切替装置。 ９．特許請求の範囲第８項において、 第１の信号線の信号レベルは、リセットスタート時に常
用系処理装置となることを示す高レベル、またはリセッ
トスタート時に待機系処理装置となることを示す低レベ
ルの電圧レベルを有することを特徴とする多重化処理装
置の切替装置。 １０．複数台の処理装置を有し、 １台を常用系処理装置、他を待機系処理装置とし、 常用系処理装置が停止した場合、待機系処理装置のうち
の１台が常用系処理装置に切り替わるように構成した多
重化処理装置の切替装置において、 各処理装置を、常用系処理装置もしくは待機系処理装置
のいずれになるかを示す第１の信号線、および少なくと
もいずれか１台の処理装置が動作していることを示す第
２の信号線によって接続し、 前記第２の信号線は、各処理装置が出力するオープンコ
レクタゲート出力とワイアードオアゲートで接続され、 各処理装置は、 第１の信号線及び第２の信号線の状態により、自処理装
置が、常用系処理装置および待機系処理装置のいずれに
なるべきかを決定する手段と、 故障発生時の異常により常用系処理装置が停止した場
合、待機系処理装置がこれを検出し、常用系処理装置に
切り替わる切替手段と、 処理装置が常用系処理装置である場合には共用の入出力
装置をアクセス可能とし、待機系処理装置である場合に
は共用の入出力装置へのアクセスを禁止するかまたは入
出力装置へのアクセスのうち少なくとも出力を禁止する
インターフェース手段を有する ことを特徴とする多重化処理装置の切替装置。 １１．特許請求の範囲第４項において、 複数台の処理装置は、２台の処理装置であることを特徴
とする多重化処理装置の切替装置。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP492886 | 1986-01-16 | ||
| JP492986 | 1986-01-16 | ||
| JP61-100982 | 1986-05-02 | ||
| JP61-4929 | 1986-05-02 | ||
| JP61-4928 | 1986-05-02 | ||
| JP10098286 | 1986-05-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307491A JPH05307491A (ja) | 1993-11-19 |
| JP2664144B2 true JP2664144B2 (ja) | 1997-10-15 |
Family
ID=27276520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62004863A Expired - Lifetime JP2664144B2 (ja) | 1986-01-16 | 1987-01-14 | 多重化処理装置の切替方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2664144B2 (ja) |
| CN (1) | CN1032987C (ja) |
Families Citing this family (4)
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| JP2011040842A (ja) * | 2009-08-07 | 2011-02-24 | Meidensha Corp | 二重化システムの装置切替方式 |
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| JPS5781655A (en) * | 1980-11-07 | 1982-05-21 | Fujitsu Ltd | Switching system for now-in-use and stand-by decvices |
| JPS57137034U (ja) * | 1981-02-16 | 1982-08-26 | ||
| JPS57182853A (en) * | 1981-05-06 | 1982-11-10 | Mitsubishi Heavy Ind Ltd | Computer system |
| JPS59174928A (ja) * | 1983-03-25 | 1984-10-03 | Fujitsu Ltd | 端末制御装置の現用・予備切替方式 |
-
1987
- 1987-01-14 JP JP62004863A patent/JP2664144B2/ja not_active Expired - Lifetime
- 1987-01-16 CN CN 87100305 patent/CN1032987C/zh not_active Expired - Lifetime
Also Published As
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|---|---|
| CN1032987C (zh) | 1996-10-09 |
| JPH05307491A (ja) | 1993-11-19 |
| CN87100305A (zh) | 1987-09-16 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |