JPH0452983B2 - - Google Patents

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JPH0452983B2
JPH0452983B2 JP61085947A JP8594786A JPH0452983B2 JP H0452983 B2 JPH0452983 B2 JP H0452983B2 JP 61085947 A JP61085947 A JP 61085947A JP 8594786 A JP8594786 A JP 8594786A JP H0452983 B2 JPH0452983 B2 JP H0452983B2
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JP
Japan
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signal
switching device
output
bus
level
Prior art date
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JP61085947A
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English (en)
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JPS62243052A (ja
Inventor
Kunio Suzuki
Shuichi Nakamichi
Ryoichi Takamatsu
Masahiro Suzuki
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Hitachi Ltd
Hitachi Information and Control Systems Inc
Original Assignee
Hitachi Ltd
Hitachi Process Computer Engineering Inc
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Publication date
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Publication of JPS62243052A publication Critical patent/JPS62243052A/ja
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチ計算機システムにおけるバス
切替装置に関するものである。
〔従来の技術〕
従来技術の切替方式は、例えば、特開昭58−
80757号公報に示されているように、処理装置
(以下CPUと略す)から出された起動信号を順次
走査して、起動信号を検出したCPUを切替装置
を介して入出力装置(以下I/Oと略す)側に接
続するものであるが、CPUが起動信号を出して
からI/O側からの応答がない場合の異常検出方
法については考慮されていなかつた。
〔発明が解決しようとする問題点〕
上記従来方法に於いては、CPU側は切替装置
によつてバスを接続し、I/Oを選択するまで、
その存在有無を含めてI/Oの状態や応答を認識
できなかつた。このため、I/Oの未接続,停
電,インターフエース上のエラー等によつて起る
無応答に対して、その異常を検知するための監視
時間を一定にできないという問題があつた。この
問題はシステム規模や個々の入出力の動作によつ
てCPUがI/Oのバスに接続されるまでの時間
が変わる事に起因するものである。
本発明の目的は、上記した欠点を補い、マルチ
計算機システムにおける共有I/Oの制御に好適
なバス切替装置を提供することにある。
〔問題点を解決するための手段〕
上記目的は、切替装置によつてCPUがI/O
へのバス接続を持たされている状態の時、前記し
た無応答を検知するための時間監視を行わないよ
うな制御手段を設けることにより達成される。
〔作用〕
すなわち、切替装置に設けた起動抑止信号出力
手段は走査対象となるCPU以外に対して常時該
信号を出力するように動作するので、走査されて
いないCPUは新たな起動信号を出せずに待つこ
ととなる。この結果、起動信号出力自体が行えな
いので、それに対する応答監視タイマも動作しな
くなる。起動信号を出力する事が出来るのは、唯
一自己が切替装置によつて走査された時のみとな
り、その後は確実にバスが接続されるので、切替
装置の影響による監視時間の問題が解決される。
〔実施例〕
本発明に係る切替装置の一実施例をフアイルシ
ステムを例に以下説明する。第3図はその一例で
のシステム構成を示したものであり、本例では図
示の如く2つのCPU101,102がフアイル
装置としてのデイスク107及び110をアクセ
スし得るようになつている。本例での計算機シス
テムはフアイルシステムであるが一般にこれを限
定されないことは勿論である。
本システム構成においてコントローラ106及
び108はデイスク107及び110のデータの
書込みおよび読出しのための動作を制御するもの
である。またホストアダプタ103,104はそ
れぞれCPU101,102に対応に設けられ、
CPU101,102とコントローラ106及び
108間のデータ転送を行うものである。更に切
替装置105はそれぞれバス109,111で接
続されているホストアダプタ103,104をバ
ス112へ接続すべく切替えるものである。
以下本発明の実施例について述べるが、本発明
に関係するのは第3図において、ホストアダプタ
103,104、バス109,111,112、
切替装置105、コントローラ106,108の
範囲での動作であり、以後動作説明はその範囲で
行う。
第1図は、第3図の切替装置105の具体的な
一実施例回路図を示し、バス109,111,1
12は今回の例では同一のバスである。
先ず、ホストアダプタ103及び104の動作
を第4図を用いて説明する。第4図はホストアダ
プタ(第3図の103,104に相当する)のデ
ータ転送手順フローを示す。
第4図で、ホストアダプタはデータ転送要求が
発生すると、ステツプ70で起動抑止信号の存否を
調べ、ONならばステツプ70を繰り返し、OFFな
らばステツプ71に進み、データバス上へ転送相手
となるコントローラを選ぶためのコード(以下
IDと記す。)を出力する。
次にステツプ72で起動信号となるべき信号(以
下SELと記す。)をONする。次にステツプ73で
コントローラから出力されるべき応答信号を検査
し、一定時間経過しても応答信号が検知できなけ
れば、ステツプ78でタイムアウトなり、ステツプ
79で起動信号をOFFし、ステツプ80でタイムア
ウトエラーの処理を行い終了する。
もし、ステツプ73で応答信号を検出すれば、ス
テツプ74で起動信号をOFFし、ステツプ75およ
びステツプ76でコマンドの転送とデータの転送処
理を施し、それが終了するとステツプ77でコント
ローラからの応答信号がOFFするのを検出した
後、動作を終了する。
以上は、本実施例でのホストアダプタ103と
104共通な動作である。
以上説明した中に表われる信号線を第1図に於
ける番号と対応づければ、以下のとおりである。
起動抑止信号は26−0と26−1、起動信号
となるべき信号は27−0と27−1、応答信号
は起動抑止信号と同じ線を使用しており、起動信
号は27−0と27−1である。
第1図に本発明の一実施例である切替装置の内
部回路図を示す。第1図はAとBにより構成され
るが、その関係は第2図に示す如くである。
以下本切替装置の動作を第1図により説明す
る。発振器1の電気信号はアンドゲート2を介し
てカウンタ3に接続されており、カウンタ3はこ
れによりカウントアツプされる。該カウンタ3
は、ホストアダプタを順次走査するためのもの
で、本実施例ではホストアダプタ103と104
の合計2つのホストアダプタが接続されているた
め、カウンタ3は2進カウンタであり、カウント
値が“0”の時にホストアダプタ103を、カウ
ント値が“1”の時にホストアダプタ104を走
査する様に対応づけてある。
またデコーダ16はカウンタ3の結果をデコー
ドし、カウンタ値が“0”の時に信号22を、カウ
ント値“1”の時に信号23を出力する。同様にセ
レクタ6はカウンタ3のカウント値が“0”の時
に信号18を、カウント値が“1”の時に信号17を
選んで信号21に出力するものである。
さて本発明の要点となるところは、NORゲー
ト46,51、NANDゲート62,63を制御
することによつてなされている。通常コントロー
ラが非動作時はBUSY信号26−2は“H”レベ
ルであるためゲート56の出力信号17は“L”レ
ベルであり、これによりゲート46及び51は
ONしない。すなわち本発明の特徴がある全ての
ホストアダプタにBUSY信号(26−i)を常時
出力するのはゲート62と63によつてなされ
る。つまり、信号61が通常は“L”に保たれたて
いる為、ゲート62及び63は出力が共に“H”
となりその結果ゲート46及び51が働き
BUSY信号26−0及び26−1をONする(すなわ
ち“L”レベルとする)のである。次に走査中の
ホストアダプタのみへのBUSY信号(26−i)
をOFFする機能は以下によつて達成している。
すなわちゲート2の出力はカウンタ3を更新する
と同時にワンシヨツト回路12をもトリガーす
る。ワンシヨツト回路12は一定のパルス信号を
出力し、ゲート15を介し信号61を“H”レベル
にする。この結果NANDゲート62及び63の
片方入力は共に“H”レベルとなるが他方の入力
にはデコーダ16の個々の出力が接続されている
ため、カウンタ3の結果すなわち、現在走査中の
ホストアダプタタに対応する側のゲートのみが働
き、例えばカウンタ3のカウンタ値が“0”であ
ればホストアダプタ103に対するBUSY信号
26−0がOFF(すなわち“H”レベル)となる。
本実施例はホストアダプタが2つしか接続されて
いないが、3つ以上になつた場合、それに応じて
カウンタ3、デコーダ16、セレクタ6の規模を
拡張し、ゲート46と62から成る回路に相当す
る部分を同じ考えで設けていれば、全てのホスト
アダプタにBUSY信号をONにし、走査中のホス
トアダプタに対してのみBUSYをOFFすること
が可能であることは明白である。
さて次に起動動作を説明する。本実施例では、
第4図で既に説明したホストアダプタの起動抑止
信号すなわちBUSY信号の検査周期よりもワン
シヨツト回路12のパルス巾を大きくしてあり、
更に発振動1の出力周期は該パルス巾の2倍にし
てある。さて切替装置105がホストアダプタ1
03を走査しBUSY信号26−0をOFFした時に
ホストアダプタ側に起動の要求があつた場合、起
動信号すなわちSEL信号27−0が出力されてく
る。SEL信号27−0が“L”レベルになるとゲー
ト47を介して信号18が“H”レベルとなりセレ
クタ6に選択された信号21が“H”レベルとな
る。この結果フリツプフロツプ10がセツトされ
その出力Qが“L”レベルとなり、ゲート2を迎
えるので以後カウンタ3は更新されず走査が停止
する。更に信号21はオアゲート15を介し信号61
を“H”レベルに保つため、ホストアダプタから
のSEL信号27−0を受信している間はゲート62
の出力が“L”レベルに保たれる。更に信号21は
ゲート57を介してコントローラ側へSEL信号27
−2を伝える。SEL信号27−0と共に送られてく
るデータバス31−0上の信号は双方向バツフア
38を介しデータバス39に伝わり更に双方向バ
ツフア45を介してコントローラ106或いは1
08へ伝えられる。ここで簡単に双方向バツフア
38,44,45の機能を説明すれば、入力Eが
“H”レベルの時だけデータを通過させ、その方
向はT入力が“H”レベルの場合AからBへ、T
入力が“L”レベルの場合BからAへデータを通
す。すなわち、信号14と信号22が共に“H”レベ
ルの時アンドゲート35によりバツフア38が、
信号14と信号23が共に“H”レベルの時アンドゲ
ート42によりバツフア44が又、バツフア45
は常時、それぞれデータを通す。
さてデータバス31−2とSEL信号27−2によ
りコントローラが選択されるとコントローラは選
択された応答としてBUSY信号26−2をON
(“L”レベル)にする。この結果ゲート56の出
力が“H”レベルとなりゲート46を介して
BUSY信号26−0が“L”レベルとなる。その
結果ホストアダプタがコントローラの選択がなさ
れたと判断し、コマンド転送のステツプへ移る。
BUSY信号26−0は起動抑止信号と等価である
が、ここではコントローラからの応答信号として
も使用している。信号28−2はデータの転送方向
を定める信号、信号30−2は1回のデータ転送を
要求する信号で共にコントローラ側が出力する。
信号29−2はホストアダプタ側からの信号であ
り、信号30−2に対する応答信号となり、上記2
つの信号のハンドシエイクにより1語の転送がな
される。又これらの信号は、ゲート48,49,
50,53,54,55,58,59,60によ
りコントローラとホストアダプタ間を接続してい
るが、起動状態のホストアダプタのみが使用する
ものとなつている。
データの転送の終了はコントローラ側が
BUSY信号26−2をOFFすることによつて終了
する。すなわちBUSY26−2がOFFするとゲー
ト56を介して信号17が“L”レベルとなりその
結果オアゲート8の出力が“H”レベルとなりフ
リツプフロツプ9がセツトされる。この結果信号
11が“L”レベルとなりフリツプフロツプ10を
クリアし、その結果信号14が“L”レベルとなり
フリツプフロツプ9もマリアされる。フリツプフ
ロツプ10がクリアされるとゲート2が働き走査
が再開される。
以上説明した通りホストアダプタがSEL信号27
−0を出力してからコントローラからの応答とし
てBUSY信号を受けるまでの時間は、ゲートデ
イレイだけの遅れしかなく、切替えてI/Oを共
有することによる影響はない。従つてホストアダ
プタ側の応答監視時間を固定することが出来る。
又、走査中のホストアダプタからSEL信号が一定
時間来なかつた場合は自動的に走査が次へ進むこ
とが言うまでもない。
〔発明の効果〕
本切替装置を提供することにより、CPU側が
切替装置にバス使用要求を出力してから、I/O
を選択するまでの時間が、バスの使用状態によら
ず一定に出来るので、I/Oの無応答に対する異
常を検知するための監視時間を一定に出来るとい
う効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のバス切替装置の構
成を示す図、第2図は第1図A,Bの接続関係を
示す図、第3図は本発明に係る計算機システムの
一例でのシステム構成図、第4図はホストアダプ
タのデータ転送手順フローを示す図である。 105……バス切替装置、3……カウンタ、1
6……デコーダ、6……セレクタ、9,10……
フリツプフロツプ、62,63……NANDゲー
ト、46,51……NORゲート。

Claims (1)

    【特許請求の範囲】
  1. 1 複数の処理装置各々を個別のバスで切替装置
    に接続し、該切替装置配下のバスには1台以上の
    入出力装置を接続し、該切替装置が各々の処理装
    置からの起動信号を走査して処理装置と入出力装
    置との対応接続関係を制御し、両者の間でデータ
    転送を行うマルチ計算機システムにおいて、該切
    替装置は、各処理装置に対して常時、起動信号の
    出力を抑止するための起動抑止信号を発生する起
    動抑止信号発生手段と、周期的に走査されるべき
    処理装置に対しての該起動抑止信号を一時的に停
    止させる起動抑止信号停止手段を有することを特
    徴としたマルチ計算システムにおけるバス切替装
    置。
JP61085947A 1986-04-16 1986-04-16 マルチ計算機システムにおけるバス切替装置 Granted JPS62243052A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
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Publication Number Publication Date
JPS62243052A JPS62243052A (ja) 1987-10-23
JPH0452983B2 true JPH0452983B2 (ja) 1992-08-25

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