JPS5829062A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
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- JPS5829062A JPS5829062A JP56125900A JP12590081A JPS5829062A JP S5829062 A JPS5829062 A JP S5829062A JP 56125900 A JP56125900 A JP 56125900A JP 12590081 A JP12590081 A JP 12590081A JP S5829062 A JPS5829062 A JP S5829062A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数台のマイクロプロセッサ、これらに共通に
使用される共通バス、及びメモリ、入出力装置とからな
るマルチプロセッサ方式のマイクロコンビュータンステ
ムに係り、マイクロプロセッサが予定時間内に共通バス
を使用できなかったとき、そのマイクロプロセッサ如対
して割込みを発生させる、改良されたマイクロコンピュ
ータシステムに関する。
使用される共通バス、及びメモリ、入出力装置とからな
るマルチプロセッサ方式のマイクロコンビュータンステ
ムに係り、マイクロプロセッサが予定時間内に共通バス
を使用できなかったとき、そのマイクロプロセッサ如対
して割込みを発生させる、改良されたマイクロコンピュ
ータシステムに関する。
上記マルチプロセッサ方式のマイクロコンピュータシス
テムにおいては、各々のマイクロプロセッサ（以下ＣＰ
Ｕと略称する）が共通バス上にあるメモリ、或は入出力
装置に対して読出しゃ書込みを行なう場合、共通バスが
使用可能な状態にあるとき、読出し、書込みが可能とな
ゐ。この使用可能な状態とは、（１）共通バスを他のど
のＣＰＵも使用してＡない状態、（２）現在使用してい
るＣＰＨの優先度がこれから使用しようとしているＣＰ
Ｕよ）優先度が低い場合をいうのであり、この動作を第
１図を用いて説明する。
テムにおいては、各々のマイクロプロセッサ（以下ＣＰ
Ｕと略称する）が共通バス上にあるメモリ、或は入出力
装置に対して読出しゃ書込みを行なう場合、共通バスが
使用可能な状態にあるとき、読出し、書込みが可能とな
ゐ。この使用可能な状態とは、（１）共通バスを他のど
のＣＰＵも使用してＡない状態、（２）現在使用してい
るＣＰＨの優先度がこれから使用しようとしているＣＰ
Ｕよ）優先度が低い場合をいうのであり、この動作を第
１図を用いて説明する。
例えばＣＰＵ（ＩＡ、ＩＢ、ＩＣ，・曲ＩＮ ）は、
バスを使用する優先度を次のように与えられているとす
る。即ち優先度の最も高いマイクロプロセッサがｌム、
次いでＩＢ、最も優先度の低いＣＰＵをＩＮとした場合
について述べる。
バスを使用する優先度を次のように与えられているとす
る。即ち優先度の最も高いマイクロプロセッサがｌム、
次いでＩＢ、最も優先度の低いＣＰＵをＩＮとした場合
について述べる。
今、ＣＰＵＩＮが共通バス４上のメモリ２の内容な読出
している。この動作を終え続いて、メモリ２へデータを
書込む動作を行おうとしたと１１、ＣＰＵＩＣが入出力
装置３ヘデータを書込む動作に入った。優先度は、ＣＰ
ＵＩＣの方が上位であシ、ＣＰＵＩＮのメモリ２への書
込み動作は、バスを使用出来亀い丸め、バスを使用出来
る状態になる迄待たされる。ＣＰＵＩＣの入出力動作途
中にＣＰＵ１人がメモリ２ヘデータを書込む動作に入っ
た。
している。この動作を終え続いて、メモリ２へデータを
書込む動作を行おうとしたと１１、ＣＰＵＩＣが入出力
装置３ヘデータを書込む動作に入った。優先度は、ＣＰ
ＵＩＣの方が上位であシ、ＣＰＵＩＮのメモリ２への書
込み動作は、バスを使用出来亀い丸め、バスを使用出来
る状態になる迄待たされる。ＣＰＵＩＣの入出力動作途
中にＣＰＵ１人がメモリ２ヘデータを書込む動作に入っ
た。
しかし、ＣＰＵＩ（４、未だ入出力動作の途中の丸め、
優先度が上位であって４、直ちにバスを使用することは
出来ない、ＣＰＵＩＣの入出力装置への動作が終了する
と、共通バス４の使用権はＣＰＵ１人へ移り、ＣＰＵＩ
Ａのメモリへのデータ書込み動作へ入る。この間、ＣＰ
ＵＩＮはバスを使用することが出来ず、一連の動作の途
中で、待九され続けている状態にある。この様に優先度
の低いＣＰＵは、優先度の高いＣＰＵが共通バスを使用
し続けると、１つの命令を実行するだけでも、長い時間
を要することに；＆Ｊ＋、又、一連の処理に要する時間
が極めて膨大となる。
優先度が上位であって４、直ちにバスを使用することは
出来ない、ＣＰＵＩＣの入出力装置への動作が終了する
と、共通バス４の使用権はＣＰＵ１人へ移り、ＣＰＵＩ
Ａのメモリへのデータ書込み動作へ入る。この間、ＣＰ
ＵＩＮはバスを使用することが出来ず、一連の動作の途
中で、待九され続けている状態にある。この様に優先度
の低いＣＰＵは、優先度の高いＣＰＵが共通バスを使用
し続けると、１つの命令を実行するだけでも、長い時間
を要することに；＆Ｊ＋、又、一連の処理に要する時間
が極めて膨大となる。
従来、この様な事態が発生した場合、には、次の様な方
法で対処することが普通である。即ち共通バス上のメモ
リや入出力装置を読込み、書込みするため、バス使用権
を獲得しようとしてから、一定時間経過しても獲得出来
危い場合に社、その動作を終了させる。つｔｂ、共通バ
ス上のメモリ、或いは入出力装置からのデータ読込み動
作の場合共通バスを獲得出来ない状態のままデータ読込
み動作を行わせる。従って、正しいデータの続込みは出
来ないが、その動作は終了して、次の動作へ移ることが
出来る。
法で対処することが普通である。即ち共通バス上のメモ
リや入出力装置を読込み、書込みするため、バス使用権
を獲得しようとしてから、一定時間経過しても獲得出来
危い場合に社、その動作を終了させる。つｔｂ、共通バ
ス上のメモリ、或いは入出力装置からのデータ読込み動
作の場合共通バスを獲得出来ない状態のままデータ読込
み動作を行わせる。従って、正しいデータの続込みは出
来ないが、その動作は終了して、次の動作へ移ることが
出来る。
これらを第２図を用いて説明する。ＣＰ Ｕｌは、共通
バス上のメモリ２からデータを読出そうとする場合、そ
の該当アドレス信号を内部バス５へ出力する。このアド
レス信号は、共通バス制御回路７に入力され、共通バス
４上のアドレスであることを確認すると、共通バス・バ
ッファ制御信号１２を出力する。共通バス・バッファ１
０は共通バスバッファ制御信号１２によ、９．ＣＰＵＩ
から出力されたアドレス信号を共通バス４へ出力する。
バス上のメモリ２からデータを読出そうとする場合、そ
の該当アドレス信号を内部バス５へ出力する。このアド
レス信号は、共通バス制御回路７に入力され、共通バス
４上のアドレスであることを確認すると、共通バス・バ
ッファ制御信号１２を出力する。共通バス・バッファ１
０は共通バスバッファ制御信号１２によ、９．ＣＰＵＩ
から出力されたアドレス信号を共通バス４へ出力する。
このアドレス信号が出力された後にＣＰＵＩは、読出し
信号を一様に内部バス１２へ出力し、さらに共通バス、
バッファ１ｏを介して共通バス４へ出力する。
信号を一様に内部バス１２へ出力し、さらに共通バス、
バッファ１ｏを介して共通バス４へ出力する。
これによ如、＃幽するアドレスのメモリ２がデータを共
通バス上に出力すると共に、この動作をｅＰＵｔへ知ら
せる確認信号１３をも出力して、動作確認回路８へ入力
する。動作線ｌ！回路８は、共通バス１４側から入力す
る動作確認信号１３、内部バス５側から入力する確認信
号１４、及びタイマ６から出力する動作終了信号１５な
どの入力の論理和で、ＣＰＵＩＫ対する確認信号９を出
力するものである。ＣＰＵＩは、読出し動作、書込み動
作は全てこの確認信号９０入力によりその動作を制御す
る本のである。
通バス上に出力すると共に、この動作をｅＰＵｔへ知ら
せる確認信号１３をも出力して、動作確認回路８へ入力
する。動作線ｌ！回路８は、共通バス１４側から入力す
る動作確認信号１３、内部バス５側から入力する確認信
号１４、及びタイマ６から出力する動作終了信号１５な
どの入力の論理和で、ＣＰＵＩＫ対する確認信号９を出
力するものである。ＣＰＵＩは、読出し動作、書込み動
作は全てこの確認信号９０入力によりその動作を制御す
る本のである。
今、第２図に示すＣＰＵＩが、共通メモリ２を読出しす
る動作に入ったとする。このとき既に、このＣＰＵ１よ
シ共通バス使用優先度の高いＣＰＵが共通バスを使用し
ていれば、該当するアドレス信号、及び読出し信号は、
共通バス制御回路７によって共通バス４側へ出力されず
、使用可能になる迄、待九されることになる。この待ち
時間がタイマ６の設定時間よシ長ければタイマ６は、一
定時間経過後、動作終了信号１５を出力する。これが動
作棒ｇ回路８へ入力されると、ＣＰＵＩＫ対し、確認信
号９が出力され、ＣＰＵＩは、正しい該当アドレスのデ
ータを得ることなく、不正なデータを入力して、その動
作を終了し１次の動作へ移る。
る動作に入ったとする。このとき既に、このＣＰＵ１よ
シ共通バス使用優先度の高いＣＰＵが共通バスを使用し
ていれば、該当するアドレス信号、及び読出し信号は、
共通バス制御回路７によって共通バス４側へ出力されず
、使用可能になる迄、待九されることになる。この待ち
時間がタイマ６の設定時間よシ長ければタイマ６は、一
定時間経過後、動作終了信号１５を出力する。これが動
作棒ｇ回路８へ入力されると、ＣＰＵＩＫ対し、確認信
号９が出力され、ＣＰＵＩは、正しい該当アドレスのデ
ータを得ることなく、不正なデータを入力して、その動
作を終了し１次の動作へ移る。
このように、優先度の低いＣＰＵが共通バスを使用出来
ない状態にあって４、ＣＰＵの動作は停止すること表＜
、次の動作へ移ることが出来る。書込み動作に就いても
同様である。この方法用いると優先度の低いＣＰＵは、
内部バスで動作する場合、通常のスピードと処理能力を
発揮することが出来、例え共通バスが使用出来ない状態
でも、使用可能になる迄、その動作が待たされ、ＣＰＵ
のスピード及び処理能力の低下を招くことは無い。
ない状態にあって４、ＣＰＵの動作は停止すること表＜
、次の動作へ移ることが出来る。書込み動作に就いても
同様である。この方法用いると優先度の低いＣＰＵは、
内部バスで動作する場合、通常のスピードと処理能力を
発揮することが出来、例え共通バスが使用出来ない状態
でも、使用可能になる迄、その動作が待たされ、ＣＰＵ
のスピード及び処理能力の低下を招くことは無い。
Ｌ７かし、正しいデータの読出しや、書込みが出来ない
状態にｈるため、共通バス上のメモリや入出力装置の使
用条件によっては１重大な問題となる０例えば、共通バ
ス上のメモリ内ＫｅＰＵが実行すべきプログラムがあっ
た場合、誤動作や、暴走といった事態になシ得る。又、
共通バス上のメモリをＣＰＵ間の制御情報エリアとして
使用した場合も、同様に制御データを正しく授受出来表
いことになり、同様にシステムの誤動作、暴走の原因と
なる。これらによる誤動作や暴走は、プログラムによっ
て誤動作や暴走対策が不可能である。
状態にｈるため、共通バス上のメモリや入出力装置の使
用条件によっては１重大な問題となる０例えば、共通バ
ス上のメモリ内ＫｅＰＵが実行すべきプログラムがあっ
た場合、誤動作や、暴走といった事態になシ得る。又、
共通バス上のメモリをＣＰＵ間の制御情報エリアとして
使用した場合も、同様に制御データを正しく授受出来表
いことになり、同様にシステムの誤動作、暴走の原因と
なる。これらによる誤動作や暴走は、プログラムによっ
て誤動作や暴走対策が不可能である。
即ち第２図で示すようにＣＰＵＩへ入力される確認信号
９は、動作終了信号１５に依るものか、動作棒ｇ信号（
共通バス）１３に依るもの愈のかの判定が出来ないため
である。これは、現在の殆ントのマイクロコンピュータ
システムのＣＰＵが採用している方式であり、ここで述
べた従来のマルチプロセッサ方式のマイクロコンピュー
タシステムに於る共通バス制御方法では、共通バス上の
メモリ、入出力装置から正しくデータを取り出【７たか
、或いは正しく書込んだかの判断は出来ないものである
。それらを検出する手段が無いため、ソフトウェアでの
対策が出来ず、信頼性の高いシステムを期待することが
出来ない状ＩＩＫある。
９は、動作終了信号１５に依るものか、動作棒ｇ信号（
共通バス）１３に依るもの愈のかの判定が出来ないため
である。これは、現在の殆ントのマイクロコンピュータ
システムのＣＰＵが採用している方式であり、ここで述
べた従来のマルチプロセッサ方式のマイクロコンピュー
タシステムに於る共通バス制御方法では、共通バス上の
メモリ、入出力装置から正しくデータを取り出【７たか
、或いは正しく書込んだかの判断は出来ないものである
。それらを検出する手段が無いため、ソフトウェアでの
対策が出来ず、信頼性の高いシステムを期待することが
出来ない状ＩＩＫある。
本発明は上記事情に基づいて表され、信頼性の高い、前
記欠点の々いマイクロコンピュータシステムを提供する
ことを目的とする。
記欠点の々いマイクロコンピュータシステムを提供する
ことを目的とする。
以下、本発明を図面を参照して説明する。ｌチップ化さ
れ九マイクロプロセッサの動作を制御する方法として、
現在量も一般的表方法は、マイクロプロセッサが外部に
あるメモリや、入出力装置を読出し、書込みする場合、
それに該当するものからの確認信号によって動作を制御
する方式である。外部からの確認信号を、マイクロプロ
セッサに入力するととＫよシ、マイクロプロセッサの外
部への書込み動作、或いは外部からの読出し動作を終了
させる。
れ九マイクロプロセッサの動作を制御する方法として、
現在量も一般的表方法は、マイクロプロセッサが外部に
あるメモリや、入出力装置を読出し、書込みする場合、
それに該当するものからの確認信号によって動作を制御
する方式である。外部からの確認信号を、マイクロプロ
セッサに入力するととＫよシ、マイクロプロセッサの外
部への書込み動作、或いは外部からの読出し動作を終了
させる。
即ち、読出し動作の場合、確認信号が入力され大時のデ
ータバス上にある信号を、読出しデータとしてプロセッ
サ内部へ取込み、処理を行う、書込み動作の場合、該当
するメモリ或いは出力装置への出力データを確認信号が
入力された時点でそＯ出力を終了する。外部と社、１チ
ツプ化されたブーセッサから見た場合、外部にあるメモ
リ、入出力装置をいいマルチプロセッサシステムにおい
て社、内部バス及び共通バス上のメモリ、入出力装置全
てをいう。
ータバス上にある信号を、読出しデータとしてプロセッ
サ内部へ取込み、処理を行う、書込み動作の場合、該当
するメモリ或いは出力装置への出力データを確認信号が
入力された時点でそＯ出力を終了する。外部と社、１チ
ツプ化されたブーセッサから見た場合、外部にあるメモ
リ、入出力装置をいいマルチプロセッサシステムにおい
て社、内部バス及び共通バス上のメモリ、入出力装置全
てをいう。
第３図を使用して本発明の一実施例を説明する。
ＣＰＵ１００ｔｉ、マルチプロセッサシステムにおいて
、共通バス使用権の優先度の低いプロセッサと仮定する
。即ち、共通バス上に１このＣＰ Ｕ １００よに共通
バス使用権の優先度の高いプロセッサが存在する場合で
ある。この条件で、ＣＰＵ１００が共通バスメモリ１１
１を読出す動作について説明する。
、共通バス使用権の優先度の低いプロセッサと仮定する
。即ち、共通バス上に１このＣＰ Ｕ １００よに共通
バス使用権の優先度の高いプロセッサが存在する場合で
ある。この条件で、ＣＰＵ１００が共通バスメモリ１１
１を読出す動作について説明する。
ＣＰ Ｕ １００が共通バスメモリ１１１の内容を鯖出
すため、内部アドレスバス１０１に該当アドレス信号を
出力する。このアドレス信号は、共通バスノ（ツファ制
御回路１０７へ入力される。共通バスノ（ツファ制御回
路１０７は、入力されたアドレス信号が共通バス上のも
のである事を確認し、共通〕（スが使用可能であること
を確認すると、バスバッファ制御信号１０９を出力して
、このアドレス信号を共通アドレスバス１０４へ出力す
る。しかし、共通）（スが他のプロセッサによって使用
されている最中であったり、共通バスを優先度の高いプ
ロセッサが使用しようとしていると、ＣＰＵ１００Ｋ対
して共通バスの使用が認められない。
すため、内部アドレスバス１０１に該当アドレス信号を
出力する。このアドレス信号は、共通バスノ（ツファ制
御回路１０７へ入力される。共通バスノ（ツファ制御回
路１０７は、入力されたアドレス信号が共通バス上のも
のである事を確認し、共通〕（スが使用可能であること
を確認すると、バスバッファ制御信号１０９を出力して
、このアドレス信号を共通アドレスバス１０４へ出力す
る。しかし、共通）（スが他のプロセッサによって使用
されている最中であったり、共通バスを優先度の高いプ
ロセッサが使用しようとしていると、ＣＰＵ１００Ｋ対
して共通バスの使用が認められない。
今、共通バスを他の優先度の高いＣＰＵが使用しており
、ＣＰＵ１００は使用出来る迄待たされている状態だと
する。ＣＰＵ１００がこの動作を開始したとき、出力さ
れる信号を用いてタイマ１１６が起動される。このタイ
マは、予定時間以内に１確認信号１２ＧがＣＰ Ｕ １
０ＯＫ入力されなければ、タイムオーバー信号を出力す
るものである。今、予定時間内に共通バスを使用するこ
とが出来なかったとれば、タイムオーバ信号１２１がタ
イマ１１６から出力され、異常検出回路１１８へ入力さ
れる。異常検出回路は、異常用確認信号１１４を出力す
るとともに１条件設定回路１１７、及びＣＰ Ｕ １０
０のステータス信号１１９の入力条件により、異常用割
込信号１１５を出力する。
、ＣＰＵ１００は使用出来る迄待たされている状態だと
する。ＣＰＵ１００がこの動作を開始したとき、出力さ
れる信号を用いてタイマ１１６が起動される。このタイ
マは、予定時間以内に１確認信号１２ＧがＣＰ Ｕ １
０ＯＫ入力されなければ、タイムオーバー信号を出力す
るものである。今、予定時間内に共通バスを使用するこ
とが出来なかったとれば、タイムオーバ信号１２１がタ
イマ１１６から出力され、異常検出回路１１８へ入力さ
れる。異常検出回路は、異常用確認信号１１４を出力す
るとともに１条件設定回路１１７、及びＣＰ Ｕ １０
０のステータス信号１１９の入力条件により、異常用割
込信号１１５を出力する。
この異常用割込信号１１５は、ＣＰＵ１００の割込要求
入力へ入力され、ＣＰＵ１００に対して割込みを要求す
る。異常検出回路１１８から出力された異常用確認信号
１１４は確認信号制御回路１２２へ入力されるが、これ
は、内部メモリ確認信号１１２、共通メモリ確認信号１
１３、及び異常用確認信号１１４の論理和によって、確
認信号１２０を出力する回路である。異常用確認信号１
１４が入力されたため、確認信号制御回路１２２Ｕ、確
認信号１２ＧをＣＰＵ１００ Ｋ対し出力し、ＣＰ Ｕ
１００は、それにより。
入力へ入力され、ＣＰＵ１００に対して割込みを要求す
る。異常検出回路１１８から出力された異常用確認信号
１１４は確認信号制御回路１２２へ入力されるが、これ
は、内部メモリ確認信号１１２、共通メモリ確認信号１
１３、及び異常用確認信号１１４の論理和によって、確
認信号１２０を出力する回路である。異常用確認信号１
１４が入力されたため、確認信号制御回路１２２Ｕ、確
認信号１２ＧをＣＰＵ１００ Ｋ対し出力し、ＣＰ Ｕ
１００は、それにより。
現在の動作、即ち、共通メモリ読出し動作を終了する。
ＣＰＵ１００には、正しい共通メモＩＪＩＩＩのデータ
は入力されず、内部データバス１０２の状態をデータと
して取込むことＫなる。このデータに基き、Ｃ’ＰＵ１
００は次の動作に入るため、このままの状態では、誤動
作やプログラム暴走を招く恐れがある。
は入力されず、内部データバス１０２の状態をデータと
して取込むことＫなる。このデータに基き、Ｃ’ＰＵ１
００は次の動作に入るため、このままの状態では、誤動
作やプログラム暴走を招く恐れがある。
本発明では、前記したようにＣＰ Ｕ １００に対して
割込みを要求しているため、異常用確認信号１１４によ
り、確認信号制御回路１２２から出力されてＣｌ） Ｕ
ＩＱＱに入力される確認信号１２０により、ＣＰ Ｕ
１００は現在の動作を終了すると同時Ｋ、割込みを受
付ける。割込みを受付けることＫより、ソフトウェア的
に異常が発生したことを認識することができ、伺等かの
異常に対する対策をソフトウェアで実施可能となる。マ
イクロプロセッサの動作を分類すると、おおむね次に示
す動作に集約できる。
割込みを要求しているため、異常用確認信号１１４によ
り、確認信号制御回路１２２から出力されてＣｌ） Ｕ
ＩＱＱに入力される確認信号１２０により、ＣＰ Ｕ
１００は現在の動作を終了すると同時Ｋ、割込みを受
付ける。割込みを受付けることＫより、ソフトウェア的
に異常が発生したことを認識することができ、伺等かの
異常に対する対策をソフトウェアで実施可能となる。マ
イクロプロセッサの動作を分類すると、おおむね次に示
す動作に集約できる。
（１）入出力装置の読出し動作
（２）入出力装置への書込み動作
（３） メモリの貌出し動作
（４） メモリへの書込み動作
（５）プログラムの命令コード読出し動作（６）休止状
態 （７）割込み動作 第３図において、ＣＰＵ１００の動作が異常となった場
合、即ち共通バスを使用することができずに動作を終了
した場合で、ＣＰＵＩＧＯの動作がプログラムの命令コ
ード読出し動作中に発生すればＣＰ ０１００は、次の
動作から異常動作となる。つま抄、正しい命令コードを
胱出すことが出来ず、他の命令として解釈されてしまう
ためである。ｉた、入出力装置やメモリ（共に共通バス
上にあるもの）の入出力動作中に発生した場合で、その
該当アドレスのメモリや入出力装置が重要な意味をもつ
使い方をしている場合には、システムの誤動作につなが
る。
態 （７）割込み動作 第３図において、ＣＰＵ１００の動作が異常となった場
合、即ち共通バスを使用することができずに動作を終了
した場合で、ＣＰＵＩＧＯの動作がプログラムの命令コ
ード読出し動作中に発生すればＣＰ ０１００は、次の
動作から異常動作となる。つま抄、正しい命令コードを
胱出すことが出来ず、他の命令として解釈されてしまう
ためである。ｉた、入出力装置やメモリ（共に共通バス
上にあるもの）の入出力動作中に発生した場合で、その
該当アドレスのメモリや入出力装置が重要な意味をもつ
使い方をしている場合には、システムの誤動作につなが
る。
例えば、共通メモＩＪ １１．１を複数のＣＰＵ間でシ
ステム制御用のデータエリアとして使用し、あるＣＰＵ
が制御データを書込み、他のＣＰＵが１その内容を読出
して、動作内容を決定するような使用の場合である。こ
れらは、プログラムの命令コード読出しと異なり、シス
テムを如何に構成し、如何桑る使い方をするかに依存す
るものである。
ステム制御用のデータエリアとして使用し、あるＣＰＵ
が制御データを書込み、他のＣＰＵが１その内容を読出
して、動作内容を決定するような使用の場合である。こ
れらは、プログラムの命令コード読出しと異なり、シス
テムを如何に構成し、如何桑る使い方をするかに依存す
るものである。
従って、異常が発生しても、常に割込みを発生させ、異
常対策を要するとは限らないため、条件設定回路１１７
は使用条件により、メモリや、入出力装置のアドレス（
１、又は複数のアドレス）を必要に応じて設定出来る回
路となっている。
常対策を要するとは限らないため、条件設定回路１１７
は使用条件により、メモリや、入出力装置のアドレス（
１、又は複数のアドレス）を必要に応じて設定出来る回
路となっている。
異常検出回路１１Ｂは、異常発生により入力されるタイ
ムオーバ信号１２１と、そのときのＣＩ） Ｕｌｏｏの
ステータス信号１１９、及び条件設定回路１１７の設定
条件により異常用割込み信号１１５を出力する。プログ
ラムの命令コードを続出し中に発生した場合は直ちに、
又、共通バスヒのメモリや入出力装置とのデータ授受の
場合は、条件設定に一致したと色に割込みが発生し、割
込み処理ルーナン内で異常対策処理をソフトウェア的に
行うことが出来る。
ムオーバ信号１２１と、そのときのＣＩ） Ｕｌｏｏの
ステータス信号１１９、及び条件設定回路１１７の設定
条件により異常用割込み信号１１５を出力する。プログ
ラムの命令コードを続出し中に発生した場合は直ちに、
又、共通バスヒのメモリや入出力装置とのデータ授受の
場合は、条件設定に一致したと色に割込みが発生し、割
込み処理ルーナン内で異常対策処理をソフトウェア的に
行うことが出来る。
従来の方式では、異常発生の検出をノフトウエアに知ら
せる手段がなく、何等対策の術もなかった。しかし本発
明においては、異常を検出し、且つ、必要な条件設定を
行なうようにすることによ抄、必要な条件のときのみ割
込みを発生させ、異常処理を実施することができ、シス
テムの信頼性を大きく高めることが可能となる。
せる手段がなく、何等対策の術もなかった。しかし本発
明においては、異常を検出し、且つ、必要な条件設定を
行なうようにすることによ抄、必要な条件のときのみ割
込みを発生させ、異常処理を実施することができ、シス
テムの信頼性を大きく高めることが可能となる。
このようＫして本発明によれば、従来回路に異常検出回
路及び条件設定回路を追加し、マイクロプロセッサの動
作状態を示すマイクロプロセッサステータス信号、及び
異常用割込み信号を接続するだけで、従来のマルチプロ
セッサ方式のマイクロコンピュータシステムの有する欠
点を除去し、信頼性の高いマイクロコンピュータシステ
ムが提供出来る。
路及び条件設定回路を追加し、マイクロプロセッサの動
作状態を示すマイクロプロセッサステータス信号、及び
異常用割込み信号を接続するだけで、従来のマルチプロ
セッサ方式のマイクロコンピュータシステムの有する欠
点を除去し、信頼性の高いマイクロコンピュータシステ
ムが提供出来る。
第１図はＮ台のマイクロプロセッサで構成されるマイク
ロコンピュータシステムの動作説明のブロック図、第２
図は従来方式のマイクロコンピュータシステム共通バス
の動作説明のブロック図、第３図は本発明の一実施例を
示すマイクロコンピュータシステムのブロック図である
。 １．１人、ＩＢ、ＩＣ・・・・ＩＮ、１００・・・・・
１イクロプロセツサ２・・・・・メモリ ３・・
・・・入出力装置４・・・・・共通ハス ５・・
・・・内部ハス６・・・・・タイマ ７・・・・
・共通バス制御回路８・・・・・動作線ｇ回路 １０．１０９・・・・共通バスバッファ１１・・・・内
部メモリ １０１・・・・内部アドレスバス１０２
・・・・内部データバス １０３・・・・内部制御バス
１０４・・・・共通アドレスバス １０・・・・・・共
通データバス１０６・・・・共通制御バス ｌＯ・・・・・１０７共通バスバッファ制御回路１１０
・・−・・内部ハスメモリ １１１・・・・・共通バス
メモリ１２２・・・・・確認信号制御回路 （７３１７）代理人 弁理士 則 近 憲 佑 （ほか
１名）第１図 第２図
ロコンピュータシステムの動作説明のブロック図、第２
図は従来方式のマイクロコンピュータシステム共通バス
の動作説明のブロック図、第３図は本発明の一実施例を
示すマイクロコンピュータシステムのブロック図である
。 １．１人、ＩＢ、ＩＣ・・・・ＩＮ、１００・・・・・
１イクロプロセツサ２・・・・・メモリ ３・・
・・・入出力装置４・・・・・共通ハス ５・・
・・・内部ハス６・・・・・タイマ ７・・・・
・共通バス制御回路８・・・・・動作線ｇ回路 １０．１０９・・・・共通バスバッファ１１・・・・内
部メモリ １０１・・・・内部アドレスバス１０２
・・・・内部データバス １０３・・・・内部制御バス
１０４・・・・共通アドレスバス １０・・・・・・共
通データバス１０６・・・・共通制御バス ｌＯ・・・・・１０７共通バスバッファ制御回路１１０
・・−・・内部ハスメモリ １１１・・・・・共通バス
メモリ１２２・・・・・確認信号制御回路 （７３１７）代理人 弁理士 則 近 憲 佑 （ほか
１名）第１図 第２図
Claims (1)
- 複数台のマイクロプロセッサと、メモリ及び入出力装置
と、これらに接続されて前記複数台のマイクロプロセッ
サに共通に使用される共通バスとカラするマイクロコン
ピュータシステムにおいて、前記複数台のマイクロプロ
セッサのうち当該プロセッサが予定時間内に前□記共通
パスを使用することができないときタイムオーバ信号を
出力するタイマと、前記メモリ及び入出力装置等のアド
レスを必要に応じて設定する条件設定回路と、前記タイ
ムオーバ信号を入力して異常用確認信号を出力し、かつ
前記当該マイクロプロセッサのステータス信号及び前記
条件設定回路の出力を入力しこれら入力条件によシ異常
割込信号を出力する異常検出−路と、前記異常用確認信
号を入力し内部メモリ確認信号、共通メモリ確認信号と
の論理和をとり確認信号な嶺鋏マイクロプロセッサに出
力して動作を終了さす、かつ割込みを受付けさせる確認
信号制御回路とを具備したことを特徴とするマイクロコ
ンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125900A JPS5829062A (ja) | 1981-08-13 | 1981-08-13 | マイクロコンピユ−タシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125900A JPS5829062A (ja) | 1981-08-13 | 1981-08-13 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829062A true JPS5829062A (ja) | 1983-02-21 |
Family
ID=14921682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125900A Pending JPS5829062A (ja) | 1981-08-13 | 1981-08-13 | マイクロコンピユ−タシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155755U (ja) * | 1984-09-12 | 1986-04-15 |
-
1981
- 1981-08-13 JP JP56125900A patent/JPS5829062A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155755U (ja) * | 1984-09-12 | 1986-04-15 | ||
| JPH0512824Y2 (ja) * | 1984-09-12 | 1993-04-05 |
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