JPS60220448A - マルチｃｐｕシステムの相互チエツク方法 - Google Patents
マルチｃｐｕシステムの相互チエツク方法Info
- Publication number
- JPS60220448A JPS60220448A JP59077075A JP7707584A JPS60220448A JP S60220448 A JPS60220448 A JP S60220448A JP 59077075 A JP59077075 A JP 59077075A JP 7707584 A JP7707584 A JP 7707584A JP S60220448 A JPS60220448 A JP S60220448A
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- Japan
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- data pattern
- cpu
- data
- written
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマルチＣＰＵシステムの相互チェック方法に
関するものである。
関するものである。
従来のマルチＣＰＵシステムは、第１図に示すように、
ＣＰＵＩ、２に各々専用メモリ３．４と専用の入出力装
置５，６とを接続し、さらに、両ＣＰＵＩ、２からアク
セス可能な共通メモリ７をＣＰｔＪ’ｌ、２に接続して
構成している。
ＣＰＵＩ、２に各々専用メモリ３．４と専用の入出力装
置５，６とを接続し、さらに、両ＣＰＵＩ、２からアク
セス可能な共通メモリ７をＣＰｔＪ’ｌ、２に接続して
構成している。
このようなマルチＣＰＵシステムは、スタート時に相互
に同期をとり、その後ＣＰｔＪ １．２間でデータ交信
を行うようになっている。このシステムでは、ハード的
にはＣＰＵＩ、２は、例えば一方のプログラム動作が異
常の場合にウォッチドッグタイマ機能によって一方にリ
セットがかりられるようになっている。ところが、他方
が動作異常かどうかを検出する機能をもしあわせていな
い。
に同期をとり、その後ＣＰｔＪ １．２間でデータ交信
を行うようになっている。このシステムでは、ハード的
にはＣＰＵＩ、２は、例えば一方のプログラム動作が異
常の場合にウォッチドッグタイマ機能によって一方にリ
セットがかりられるようになっている。ところが、他方
が動作異常かどうかを検出する機能をもしあわせていな
い。
したがって、何んらかの異常でＣＰＵＩ、２の一方がお
かしくなった場合、ハードかまたはそれに代わるものが
自己診断してＣＰＵＩ、２の一方にリセットをかけ、正
常にもどすことができる。
かしくなった場合、ハードかまたはそれに代わるものが
自己診断してＣＰＵＩ、２の一方にリセットをかけ、正
常にもどすことができる。
ところが、他方が異常かどうかはチェックできないので
、他方が異常になってから正常になるまでの間ＣＰＵＩ
、２の一方はＣＰＵＩ、２の他方が正常であると認識し
てしまうという欠点があった。
、他方が異常になってから正常になるまでの間ＣＰＵＩ
、２の一方はＣＰＵＩ、２の他方が正常であると認識し
てしまうという欠点があった。
したがって、この発明の目的は、第１および第２のＣＰ
Ｕがそれぞれ第１および第２のＣＰＵの他方および一方
の異常をそれぞれ検出することができるマルチＣＰＵシ
ステムの相互チェック方法を提供することである。
Ｕがそれぞれ第１および第２のＣＰＵの他方および一方
の異常をそれぞれ検出することができるマルチＣＰＵシ
ステムの相互チェック方法を提供することである。
この発明のマルチＣＰＵシステムの相互チェック方法は
、第１およ−び第２のＣＰＵの両方からアクセス可能な
共通メモリを有するマルチＣＰＵシステムにおいて前記
第１のＣＰＵが前記第２のＣＰＵをチェックするととも
に前記第２のＣＰＵが前記第１のＣＰＵをチェックする
マルチＣＰＵシステムの相互チェック方法であって、前
記第１および第２のＣＰＵのいずれか一方が前記共通メ
モリに所定のデータパターンを書き込んで一定時間待機
し、前記第１および第２のＣＰ Ｕのいずれか一方の待
機中に前記第１および第２のＣＰＵのいずれか他方が前
記共通メモリに書き込まれたデータパターンを所定の規
則に従って書き換え、前記第１および第２のＣＰＵのい
ずれか一方が一定時間待機後に前記共通メモリからデー
タパターンを読み込み、このデータパターンが前記店き
込んだデータパターンを所定の規則に従って書き換えた
ものであるかどうかを判定することを特徴とするもので
ある。
、第１およ−び第２のＣＰＵの両方からアクセス可能な
共通メモリを有するマルチＣＰＵシステムにおいて前記
第１のＣＰＵが前記第２のＣＰＵをチェックするととも
に前記第２のＣＰＵが前記第１のＣＰＵをチェックする
マルチＣＰＵシステムの相互チェック方法であって、前
記第１および第２のＣＰＵのいずれか一方が前記共通メ
モリに所定のデータパターンを書き込んで一定時間待機
し、前記第１および第２のＣＰ Ｕのいずれか一方の待
機中に前記第１および第２のＣＰＵのいずれか他方が前
記共通メモリに書き込まれたデータパターンを所定の規
則に従って書き換え、前記第１および第２のＣＰＵのい
ずれか一方が一定時間待機後に前記共通メモリからデー
タパターンを読み込み、このデータパターンが前記店き
込んだデータパターンを所定の規則に従って書き換えた
ものであるかどうかを判定することを特徴とするもので
ある。
この発明の一実施例のマルチＣＰＵシステムを第２図に
基づいて説明する。このマルチＣＩ） Ｕシステムは、
第１図に示したものと同しハード構成を有している。
基づいて説明する。このマルチＣＩ） Ｕシステムは、
第１図に示したものと同しハード構成を有している。
このマルチＣＰＵシステムは、第２図に示すように、例
えばＣＰＵＩがあるデータパターン“５５゜ΔＡ、５５
．ＡＡ”を共通メモリ７の所定データエリア７Ａ（］）
に書き込む（ステップＩＡ）。一方、ＣＰＵ２は、デー
タエリア７ Ａ （１１に書き込まれたデータパターン
“５５．ＡＡ、５５．ＡＡ”を読み込み、その反転デー
タパターン“ＡＡ、５５゜ＡＡ、５５’”をデータエリ
ア７Ａ（２１に書き込む（ステップ２Ａ）。
えばＣＰＵＩがあるデータパターン“５５゜ΔＡ、５５
．ＡＡ”を共通メモリ７の所定データエリア７Ａ（］）
に書き込む（ステップＩＡ）。一方、ＣＰＵ２は、デー
タエリア７ Ａ （１１に書き込まれたデータパターン
“５５．ＡＡ、５５．ＡＡ”を読み込み、その反転デー
タパターン“ＡＡ、５５゜ＡＡ、５５’”をデータエリ
ア７Ａ（２１に書き込む（ステップ２Ａ）。
ＣＰＵＩは、ステップＩＡの実行後、ｎ秒間待機した後
データエリア７Ａ［２１からデータパターン“ＡＡ、５
５．ＡＡ、５５”を読み込む（ステップＩＢ）。ついで
、ステップＩＢで読み込んだデータパターン“’ＡＡ、
５５．ＡＡ、５５”がステップ１＾で書き込んだデータ
パターン゛’５５．ＡＡ。
データエリア７Ａ［２１からデータパターン“ＡＡ、５
５．ＡＡ、５５”を読み込む（ステップＩＢ）。ついで
、ステップＩＢで読み込んだデータパターン“’ＡＡ、
５５．ＡＡ、５５”がステップ１＾で書き込んだデータ
パターン゛’５５．ＡＡ。
５５、ＡＡ”を反転したものであるかどうかを判定しく
ステップＩＣ）、判定結果がＹＥＳであればＣＰＵ２が
正常であると認識し、読み込んだデータパターン“ＡＡ
、５５． ＡＡ、５５ ”を反転した反転データバター
７ｕ５５．ＡＡ、５５゜ＡＡ”をデータエリア７Ａ（３
１に書き込み（ステップｌＤ）、上記判定結果がＮＯで
あればＣＩ） Ｕ ２が異常であると認識する。
ステップＩＣ）、判定結果がＹＥＳであればＣＰＵ２が
正常であると認識し、読み込んだデータパターン“ＡＡ
、５５． ＡＡ、５５ ”を反転した反転データバター
７ｕ５５．ＡＡ、５５゜ＡＡ”をデータエリア７Ａ（３
１に書き込み（ステップｌＤ）、上記判定結果がＮＯで
あればＣＩ） Ｕ ２が異常であると認識する。
一方、ＣＰＵ２は、ステップ２Ａの実行後、ｎ秒間待機
した後データエリア７Ａ（３＋からデータパターン″５
５．ΔＡ、５５．ＡＡ”を読み込む（ステップ２Ｂ）。
した後データエリア７Ａ（３＋からデータパターン″５
５．ΔＡ、５５．ＡＡ”を読み込む（ステップ２Ｂ）。
ついで、ステップ２Ｂで読み込んだデータパターン“５
５．ＡＡ、５５．ＡＡ″がステップ２Ａで省−き込んノ
どデータパターン八＾。
５．ＡＡ、５５．ＡＡ″がステップ２Ａで省−き込んノ
どデータパターン八＾。
５５、’ＡＡ、５５”を反転したものであるがどうかを
反転しくステップ２ｃ）、判定結果がＹ １５３であれ
ばＣＰＵＩが正常であると認識し、読み込んだデータパ
ターン“５５．ＡＡ、５５． ＡＡ”を反転した反転デ
ータパターン“ＡＡ、５５． ＡＡ。
反転しくステップ２ｃ）、判定結果がＹ １５３であれ
ばＣＰＵＩが正常であると認識し、読み込んだデータパ
ターン“５５．ＡＡ、５５． ＡＡ”を反転した反転デ
ータパターン“ＡＡ、５５． ＡＡ。
５５”をデータエリア（４）に書き込め（ステップ２１
〕）、上記判定結果がＮｏであればｃｐｕｉが異常であ
ると言忍識する。
〕）、上記判定結果がＮｏであればｃｐｕｉが異常であ
ると言忍識する。
ＣＰＵ１．２は以後同様の動作を繰返し、相手側のＣＰ
Ｕ２．１の異常検出を行う。
Ｕ２．１の異常検出を行う。
このように、この実施例のマルチＣＰＵシステムは、例
えばＣＩ） Ｕ ｌがデータエリア７Ａのデータパター
ンを書き込んだあと、ｎ秒経過し７てＣＩＩＵがデータ
エリア７Ａからデータパターンを読ｉｔ込み、データエ
リア７入ｃこ害：き込んだデータパターンとその後デー
タエリア７Ａから読メ込んだデータパターンとを比較す
るようにするとともに、ＣＩＩＵ１がデータエリア７Ａ
にデータパターンを書き込んだあとの待機期間中にＣＰ
Ｕ２がデータエリア７Ａのデータパターンを規則に従っ
て書き換えるようにしたため、ＣＰＵＩはテゞ−タエリ
ア７Ａのデータパターンが規則に従って書き換えられて
いないことを検出することで、ＣＰＵ２が異常であると
認識するこきができ、異常検出が簡単であり、ＣＰＵ２
の動きを把握しやすい。また、ＣＰＵ２がＣＰＬｌｌの
異常を検出する場合も同様である。
えばＣＩ） Ｕ ｌがデータエリア７Ａのデータパター
ンを書き込んだあと、ｎ秒経過し７てＣＩＩＵがデータ
エリア７Ａからデータパターンを読ｉｔ込み、データエ
リア７入ｃこ害：き込んだデータパターンとその後デー
タエリア７Ａから読メ込んだデータパターンとを比較す
るようにするとともに、ＣＩＩＵ１がデータエリア７Ａ
にデータパターンを書き込んだあとの待機期間中にＣＰ
Ｕ２がデータエリア７Ａのデータパターンを規則に従っ
て書き換えるようにしたため、ＣＰＵＩはテゞ−タエリ
ア７Ａのデータパターンが規則に従って書き換えられて
いないことを検出することで、ＣＰＵ２が異常であると
認識するこきができ、異常検出が簡単であり、ＣＰＵ２
の動きを把握しやすい。また、ＣＰＵ２がＣＰＬｌｌの
異常を検出する場合も同様である。
また、データエリア７Ａのデータパターンを所定の規則
によって書き換えることで異常検出を行う構成であるた
め、ハード的なチェックにもなる。
によって書き換えることで異常検出を行う構成であるた
め、ハード的なチェックにもなる。
以上のように、こ−の発明のマルチＣＰＵシステムの相
互チェック方法によれば、第１および第２のＣＰ Ｕの
一方および他方がそれぞれ相手側の第１および第２のＣ
ＰＵの他方および一方の異常をそれぞれ検出することが
できるという効果がある。
互チェック方法によれば、第１および第２のＣＰ Ｕの
一方および他方がそれぞれ相手側の第１および第２のＣ
ＰＵの他方および一方の異常をそれぞれ検出することが
できるという効果がある。
第１図は従来のマルチＣＰＵシステムのブロック図、第
２図はこの発明の一実施例の説明図である。 １．２・・・ＣＰＵ、７・・・共通メモリ、７Ａ・・・
データエリア
２図はこの発明の一実施例の説明図である。 １．２・・・ＣＰＵ、７・・・共通メモリ、７Ａ・・・
データエリア
Claims (1)
- 第１および第２のＣＰＵの両方からアクセス可能な共通
メモリを有するマルチＣＰＵシステムにおいて前記第１
のＣＰＵが前記第２のＣＰＵをチェックするとともに前
記第２のＣＰＩＪが前記第１のＣＰＵをチェックするマ
ルチＣＰＵシステムの相互チェック方法であって、前記
第１および第２のＣＰＵのいずれか一方が前記共通メモ
リに所定のデータパターンを書き込んで一定時間待機し
、前記第１および第２のＣＰＵのいずれか一方の待機中
に前記第１および第２のＣＰｔＪのいずれか他方が前記
共通メモリに書き込まれたデータパターンを所定の規則
に従って書き換え、前記第１および第２のＣＰＵのいず
れか一方が一定時間待機後に前記共通メモリからデータ
パターンを読み込み、このデータパターンが前記書き込
んだデータパターンを所定の規則に従って書き換えたも
のであるかどうかを判定することを特徴とするマルチＣ
ＰＵシステムの相互チェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077075A JPS60220448A (ja) | 1984-04-16 | 1984-04-16 | マルチｃｐｕシステムの相互チエツク方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077075A JPS60220448A (ja) | 1984-04-16 | 1984-04-16 | マルチｃｐｕシステムの相互チエツク方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220448A true JPS60220448A (ja) | 1985-11-05 |
Family
ID=13623666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077075A Pending JPS60220448A (ja) | 1984-04-16 | 1984-04-16 | マルチｃｐｕシステムの相互チエツク方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136248A (ja) * | 1987-11-24 | 1989-05-29 | Meidensha Corp | 故障検出切換装置 |
| JPH01175042A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 二重化システムの高速切替方式 |
-
1984
- 1984-04-16 JP JP59077075A patent/JPS60220448A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136248A (ja) * | 1987-11-24 | 1989-05-29 | Meidensha Corp | 故障検出切換装置 |
| JPH01175042A (ja) * | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | 二重化システムの高速切替方式 |
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