JPH0430617B2 - - Google Patents
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- Publication number
- JPH0430617B2 JPH0430617B2 JP58235432A JP23543283A JPH0430617B2 JP H0430617 B2 JPH0430617 B2 JP H0430617B2 JP 58235432 A JP58235432 A JP 58235432A JP 23543283 A JP23543283 A JP 23543283A JP H0430617 B2 JPH0430617 B2 JP H0430617B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- programmable
- output
- cpu
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000007257 malfunction Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 6
- 230000002265 prevention Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、CPUとＩ／Ｏインターフエースと
を備え、外部装置が接続されるポートを入力ポー
ト及び出力ポートに上記CPUにより切換設定自
在で、入力ポートに設定してあるポートがハイイ
ンピーダンスとなると共に、出力ポートに設定し
てあるポートはローインピーダンスとなり、入出
力ポートの設定が解除されたときに全てのポート
がハイインピーダンスとなるプログラマブルIC
をＩ／Ｏインターフエースとして用いたシステム
において、ノイズ等によりプログラマブルICの
動作モードが変更されてしまうことによる誤動作
を防止するようにしたプログラマブルICの誤動
作防止回路に関するものである。
を備え、外部装置が接続されるポートを入力ポー
ト及び出力ポートに上記CPUにより切換設定自
在で、入力ポートに設定してあるポートがハイイ
ンピーダンスとなると共に、出力ポートに設定し
てあるポートはローインピーダンスとなり、入出
力ポートの設定が解除されたときに全てのポート
がハイインピーダンスとなるプログラマブルIC
をＩ／Ｏインターフエースとして用いたシステム
において、ノイズ等によりプログラマブルICの
動作モードが変更されてしまうことによる誤動作
を防止するようにしたプログラマブルICの誤動
作防止回路に関するものである。
（背景技術）
第１図に示すように、一般的なCPU回路には、
CPU１の他にROM２、RAM３及び入出力素子
としてＩ／Ｏ用IC４が使用され、これらは互い
にバスライン８で結合されている。このうちＩ／
Ｏ用IC４は汎用性をもたせるために、CPU１側
のプログラムにより機能を変えられるプログラマ
ブルIC５（例えばインテル社のi8255）が多く使
われる。ところがこの場合、システムの動作中に
プログラマブルIC５の機能設定がノイズ等で解
除されてしまうことが有り、出力に設定している
はずの端子が入力になつているというような誤動
作により、うまく機能しないという問題があつ
た。
CPU１の他にROM２、RAM３及び入出力素子
としてＩ／Ｏ用IC４が使用され、これらは互い
にバスライン８で結合されている。このうちＩ／
Ｏ用IC４は汎用性をもたせるために、CPU１側
のプログラムにより機能を変えられるプログラマ
ブルIC５（例えばインテル社のi8255）が多く使
われる。ところがこの場合、システムの動作中に
プログラマブルIC５の機能設定がノイズ等で解
除されてしまうことが有り、出力に設定している
はずの端子が入力になつているというような誤動
作により、うまく機能しないという問題があつ
た。
（発明の目的）
本発明は上記のようなプログラマブルICの誤
動作を検出してCPU側に知らせることにより、
再度このCPU側からプログラマブルICに動作モ
ードを設定しなおすことができるようにし、これ
により常にプログラマブルICの動作モードを正
常状態に維持してシステムの誤動作を防止し得る
ようにしたプログラマブルICの誤動作防止回路
を提供することを目的とするものである。
動作を検出してCPU側に知らせることにより、
再度このCPU側からプログラマブルICに動作モ
ードを設定しなおすことができるようにし、これ
により常にプログラマブルICの動作モードを正
常状態に維持してシステムの誤動作を防止し得る
ようにしたプログラマブルICの誤動作防止回路
を提供することを目的とするものである。
（発明の開示）
第４図は本発明の一実施例を示し、CPU１に
はＩ／Ｏ用IC４としてプログラマブルIC５が接
続されている。このプログラマブルIC５の入出
力端子のうち、出力ポートとして使用中の適宜の
ポートＰ１に、ゲートG0を介してリレー回路１
５を接続する他、分圧抵抗Ｒ１、Ｒ２を電源電圧
を分圧印加する形で接続し、さらにこの分圧抵抗
Ｒ１，Ｒ２の分圧点にウインドコンパレータ６の
入力端を接続してある。ウインドコンパレータ６
は、第１及び第２のコンパレータ９，１０と、こ
れらのコンパレータ９，１０に基準電圧V1，V2
を与える基準電圧源１１，１２と、これらのコン
パレータ９，１０の出力の論理積をとるアンドゲ
ート１３とより構成されている。次にこのウイン
ドコンパレータ６の出力をコンデンサC1及び抵
抗R3よりなるCR遅延回路１４に入力して、微小
なパルス成分を除去して後、ゲート回路１７を介
して信号レベルをデジタルレベルに変換し、
CPU１の割込み端子に信号を与えるようにして
ある。つまり、本実施例では、システムの動作中
にプログラマブルIC５の出力に設定されている
ポートＰ１がハイインピーダンスの状態に切り換
わつたことからプログラマブルIC５の誤動作状
態を検出する検出手段を、分圧抵抗Ｒ１，Ｒ２、
ウインドコンパレータ６、基準電圧源１１，１２
及びアンドゲート１３で構成してあり、またこの
検出手段の出力に応じてCPU１にポートを再設
定させる指令を与える再設定指令手段を、遅延回
路１４およびゲート回路１７で構成してある。こ
こでウインドコンパレータ６出力のCPU１への
接続は、上記のように割込み端子でなく、CPU
１がその動作中にチエツクできる入力ポートでも
良い。
はＩ／Ｏ用IC４としてプログラマブルIC５が接
続されている。このプログラマブルIC５の入出
力端子のうち、出力ポートとして使用中の適宜の
ポートＰ１に、ゲートG0を介してリレー回路１
５を接続する他、分圧抵抗Ｒ１、Ｒ２を電源電圧
を分圧印加する形で接続し、さらにこの分圧抵抗
Ｒ１，Ｒ２の分圧点にウインドコンパレータ６の
入力端を接続してある。ウインドコンパレータ６
は、第１及び第２のコンパレータ９，１０と、こ
れらのコンパレータ９，１０に基準電圧V1，V2
を与える基準電圧源１１，１２と、これらのコン
パレータ９，１０の出力の論理積をとるアンドゲ
ート１３とより構成されている。次にこのウイン
ドコンパレータ６の出力をコンデンサC1及び抵
抗R3よりなるCR遅延回路１４に入力して、微小
なパルス成分を除去して後、ゲート回路１７を介
して信号レベルをデジタルレベルに変換し、
CPU１の割込み端子に信号を与えるようにして
ある。つまり、本実施例では、システムの動作中
にプログラマブルIC５の出力に設定されている
ポートＰ１がハイインピーダンスの状態に切り換
わつたことからプログラマブルIC５の誤動作状
態を検出する検出手段を、分圧抵抗Ｒ１，Ｒ２、
ウインドコンパレータ６、基準電圧源１１，１２
及びアンドゲート１３で構成してあり、またこの
検出手段の出力に応じてCPU１にポートを再設
定させる指令を与える再設定指令手段を、遅延回
路１４およびゲート回路１７で構成してある。こ
こでウインドコンパレータ６出力のCPU１への
接続は、上記のように割込み端子でなく、CPU
１がその動作中にチエツクできる入力ポートでも
良い。
ところで、プログラマブルIC５は第２図に示
すような構成及び使用方法を有し、CPU１より
動作モード設定用のレジスタ７にある値を書き込
むと、このプログラマブルIC５の各端子に接続
されている内部ゲートGh〜Gnが選択され、各端
子が夫々入力もしくは出力の動作モードに設定さ
れる。即ち、例えば第２図の例ではポートＰ１は
リレー回路１５への出力なので内部ゲートＧ１が
オフ（不活性）、内部ゲートＧ２がオン（活性）
となり、ポートＰ２はセンサ１６からの入力なの
で内部ゲートＧ３がオン、内部ゲートＧ４がオフ
となる。また一般にＩ／Ｏ用IC４は第２図中の
Ｐ２端子のように構成される可能性があるため、
電源投入時やノイズによる動作モードの解除時に
内部ゲートGh〜Gnの出力どうしが短絡状態とな
らないように、動作モードが正しく設定されるま
では各ポートが全て入力状態になつているためハ
イインピーダンスの状態にある。この状態を第３
図ａ，ｂに示す。第３図ａに示すようにプログラ
マブルIC５は正常な動作状態時は各ポートは入
力、出力に各種設定されており、この時、出力ポ
ートに設定されている端子は出力インピーダンス
がローインピーダンスとなつているが、ノイズ等
で動作モードが解除されると同図ｂのようにすべ
てが入力ポートになつてしまうのですべてのポー
トがハイインピーダンスの端子に変わる。
すような構成及び使用方法を有し、CPU１より
動作モード設定用のレジスタ７にある値を書き込
むと、このプログラマブルIC５の各端子に接続
されている内部ゲートGh〜Gnが選択され、各端
子が夫々入力もしくは出力の動作モードに設定さ
れる。即ち、例えば第２図の例ではポートＰ１は
リレー回路１５への出力なので内部ゲートＧ１が
オフ（不活性）、内部ゲートＧ２がオン（活性）
となり、ポートＰ２はセンサ１６からの入力なの
で内部ゲートＧ３がオン、内部ゲートＧ４がオフ
となる。また一般にＩ／Ｏ用IC４は第２図中の
Ｐ２端子のように構成される可能性があるため、
電源投入時やノイズによる動作モードの解除時に
内部ゲートGh〜Gnの出力どうしが短絡状態とな
らないように、動作モードが正しく設定されるま
では各ポートが全て入力状態になつているためハ
イインピーダンスの状態にある。この状態を第３
図ａ，ｂに示す。第３図ａに示すようにプログラ
マブルIC５は正常な動作状態時は各ポートは入
力、出力に各種設定されており、この時、出力ポ
ートに設定されている端子は出力インピーダンス
がローインピーダンスとなつているが、ノイズ等
で動作モードが解除されると同図ｂのようにすべ
てが入力ポートになつてしまうのですべてのポー
トがハイインピーダンスの端子に変わる。
第４図の実施例回路はこのインピーダンスの変
化を検出しようとするものである。かくて第４図
の回路において出力ポートＰ１は正常時には出力
ポートに設定され、第５図のタイムチヤートにお
いて、同図ａに示すように時刻t0〜t2のタイミン
グで出力ポートＰ１の出力レベルはＨ，Ｌと変化
している。この変化時にもウインドコンパレータ
６の出力端には同図ｂのように細いパルスが出る
が、抵抗R3及びコンデンサC1によるCR遅延回路
１４で除去されるため、同図ｃのようにCPU１
へは伝達されない。ここで時刻t3のタイミングで
ノイズが入り、プログラマブルIC５の動作モー
ドが解除されると、出力ポートＰ１はハイインピ
ーダンスとなるため、分圧抵抗Ｒ１、Ｒ２で分圧
される電圧V0で第５図ａの時刻t3以後のように停
止する。そこでウインドコンパレータ６の動作電
圧をV1＞V0＞V2となるように設定すると、アン
ドゲート１３の出力は出力ポートＰ１の電圧が
V1〜V2の間にある時のみ同図ｂのように高レベ
ルとなり、CR遅延回路１４による遅延時間後、
時刻t4に同図ｃのようにCPU１へ高レベルの信号
が伝達される。従つてこのCPU１へ伝達された
信号によりCPU１はプログラマブルIC５の動作
モード設定を再度実行する。
化を検出しようとするものである。かくて第４図
の回路において出力ポートＰ１は正常時には出力
ポートに設定され、第５図のタイムチヤートにお
いて、同図ａに示すように時刻t0〜t2のタイミン
グで出力ポートＰ１の出力レベルはＨ，Ｌと変化
している。この変化時にもウインドコンパレータ
６の出力端には同図ｂのように細いパルスが出る
が、抵抗R3及びコンデンサC1によるCR遅延回路
１４で除去されるため、同図ｃのようにCPU１
へは伝達されない。ここで時刻t3のタイミングで
ノイズが入り、プログラマブルIC５の動作モー
ドが解除されると、出力ポートＰ１はハイインピ
ーダンスとなるため、分圧抵抗Ｒ１、Ｒ２で分圧
される電圧V0で第５図ａの時刻t3以後のように停
止する。そこでウインドコンパレータ６の動作電
圧をV1＞V0＞V2となるように設定すると、アン
ドゲート１３の出力は出力ポートＰ１の電圧が
V1〜V2の間にある時のみ同図ｂのように高レベ
ルとなり、CR遅延回路１４による遅延時間後、
時刻t4に同図ｃのようにCPU１へ高レベルの信号
が伝達される。従つてこのCPU１へ伝達された
信号によりCPU１はプログラマブルIC５の動作
モード設定を再度実行する。
以上によりノイズによる誤動作を検知して、自
動的に復旧することができるものである。
動的に復旧することができるものである。
（発明の効果）
本発明は上述のように、CPUとＩ／Ｏインタ
ーフエースとを備え、外部装置が接続されるポー
トを入力ポート及び出力ポートに上記CPUによ
り切換設定自在で、入力ポートに設定してあるポ
ートがハイインピーダンスとなると共に、出力ポ
ートに設定してあるポートはローインピーダンス
となり、入出力ポートの設定が解除されたときに
全てのポートがハイインピーダンスとなるプログ
ラマブルICをＩ／Ｏインターフエースとして用
いたシステムにおいて、システムの動作中に上記
プログラマブルICの出力ポートに設定されてい
るポートがハイインピーダンスの状態に切り換わ
つたことをウインドコンパレータ回路により検出
してプログラマブルICの誤動作状態を検出する
検出手段と、この検出手段の出力に応じてCPU
にポートを再設定させる指令を与える再設定指令
手段とを備えているので、プログラマブルICの
出力ポートがハイインピーダンスに変化したこと
を検出手段で検出して、外部装置が接続されるポ
ートが入力ポート及び出力ポートに設定された状
態がノイズ等により解除されたことを検知でき、
その際に再設定指令手段がCPUにポートを再設
定させる指令を与えるので、自動的に誤動作状態
になるポート設定を正規の設定に復旧させること
ができ、常に誤動作のない安定な動作状態が得ら
れる効果を有し、またウインドコンパレータを使
つているため、出力端子はそのままリレー等をド
ライブしていても問題はなく、誤動作検出用にプ
ログラマブルICの出力端子を無駄に使用するよ
うなことがない効果を有する。
ーフエースとを備え、外部装置が接続されるポー
トを入力ポート及び出力ポートに上記CPUによ
り切換設定自在で、入力ポートに設定してあるポ
ートがハイインピーダンスとなると共に、出力ポ
ートに設定してあるポートはローインピーダンス
となり、入出力ポートの設定が解除されたときに
全てのポートがハイインピーダンスとなるプログ
ラマブルICをＩ／Ｏインターフエースとして用
いたシステムにおいて、システムの動作中に上記
プログラマブルICの出力ポートに設定されてい
るポートがハイインピーダンスの状態に切り換わ
つたことをウインドコンパレータ回路により検出
してプログラマブルICの誤動作状態を検出する
検出手段と、この検出手段の出力に応じてCPU
にポートを再設定させる指令を与える再設定指令
手段とを備えているので、プログラマブルICの
出力ポートがハイインピーダンスに変化したこと
を検出手段で検出して、外部装置が接続されるポ
ートが入力ポート及び出力ポートに設定された状
態がノイズ等により解除されたことを検知でき、
その際に再設定指令手段がCPUにポートを再設
定させる指令を与えるので、自動的に誤動作状態
になるポート設定を正規の設定に復旧させること
ができ、常に誤動作のない安定な動作状態が得ら
れる効果を有し、またウインドコンパレータを使
つているため、出力端子はそのままリレー等をド
ライブしていても問題はなく、誤動作検出用にプ
ログラマブルICの出力端子を無駄に使用するよ
うなことがない効果を有する。
第１図は一般的なCPUシステムのブロツク図、
第２図は同上のＩ／Ｏ用ICとしてプログラマブ
ルICを使用した場合のその内部構成の概略とそ
の周辺部の構成との関係を示す説明図、第３図
ａ，ｂはプログラマブルICの正常時及びノイズ
による設定モード解除時の入出力ポートの状態の
説明図、第４図は本発明一実施例のブロツク図、
第５図は同上回路のタイムチヤートであり、１は
CPU、５はプログラマブルIC、６はウインドコ
ンパレータ、１１，１２は基準電圧源、１３はア
ンドゲート、１４は遅延回路、１７はゲート回
路、Ｒ１，Ｒ２は分圧抵抗、Ｐ１はポートであ
る。
第２図は同上のＩ／Ｏ用ICとしてプログラマブ
ルICを使用した場合のその内部構成の概略とそ
の周辺部の構成との関係を示す説明図、第３図
ａ，ｂはプログラマブルICの正常時及びノイズ
による設定モード解除時の入出力ポートの状態の
説明図、第４図は本発明一実施例のブロツク図、
第５図は同上回路のタイムチヤートであり、１は
CPU、５はプログラマブルIC、６はウインドコ
ンパレータ、１１，１２は基準電圧源、１３はア
ンドゲート、１４は遅延回路、１７はゲート回
路、Ｒ１，Ｒ２は分圧抵抗、Ｐ１はポートであ
る。
Claims (1)
- １ CPUとＩ／Ｏインターフエースとを備え、
外部装置が接続されるポートを入力ポート及び出
力ポートに上記CPUにより切換設定自在で、入
力ポートに設定してあるポートがハイインピーダ
ンスとなると共に、出力ポートに設定してあるポ
ートはローインピーダンスとなり、入出力ポート
の設定が解除されたときに全てのポートがハイイ
ンピーダンスとなるプログラマブルICをＩ／Ｏ
インターフエースとして用いたシステムにおい
て、システムの動作中に上記プログラマブルIC
の出力ポートに設定されているポートがハイイン
ピーダンスの状態に切り換わつたことをウインド
ウコンパレータ回路により検出してプログラマブ
ルICの誤動作状態を検出する検出手段と、この
検出手段の出力に応じてCPUにポートを再設定
させる指令を与える再設定指令手段とを備えて成
ることを特徴とするプログラマブルICの誤動作
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235432A JPS60126739A (ja) | 1983-12-14 | 1983-12-14 | プログラマブルｉｃの誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235432A JPS60126739A (ja) | 1983-12-14 | 1983-12-14 | プログラマブルｉｃの誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126739A JPS60126739A (ja) | 1985-07-06 |
| JPH0430617B2 true JPH0430617B2 (ja) | 1992-05-22 |
Family
ID=16986017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235432A Granted JPS60126739A (ja) | 1983-12-14 | 1983-12-14 | プログラマブルｉｃの誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126739A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522254B2 (ja) * | 1986-08-08 | 1996-08-07 | 日本電気株式会社 | 論理回路ブロック動作モ−ド設定方式 |
| JPS6380601U (ja) * | 1986-11-10 | 1988-05-27 | ||
| JPS63132303A (ja) * | 1986-11-24 | 1988-06-04 | Mitsubishi Electric Corp | 車載用マイクロコンピユ−タ応用制御装置 |
-
1983
- 1983-12-14 JP JP58235432A patent/JPS60126739A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60126739A (ja) | 1985-07-06 |
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