JPS60126739A - プログラマブルｉｃの誤動作防止回路 - Google Patents
プログラマブルｉｃの誤動作防止回路Info
- Publication number
- JPS60126739A JPS60126739A JP58235432A JP23543283A JPS60126739A JP S60126739 A JPS60126739 A JP S60126739A JP 58235432 A JP58235432 A JP 58235432A JP 23543283 A JP23543283 A JP 23543283A JP S60126739 A JPS60126739 A JP S60126739A
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- JP
- Japan
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- programmable
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- cpu
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＰＵの入出力素子としてプログラマづルＩＣ
を使用したシステムにおいて、ノイズ等によ＃）プログ
ラマづルＩＣの動作モードが変更されてしまうととＫよ
る誤動作を防止するようにしたプログラマづルＩＣの誤
動作防止回路に関するものである。
を使用したシステムにおいて、ノイズ等によ＃）プログ
ラマづルＩＣの動作モードが変更されてしまうととＫよ
る誤動作を防止するようにしたプログラマづルＩＣの誤
動作防止回路に関するものである。
（背景技術）
第１図に示すように、一般的なＣＰＵ回路には、ＣＰＵ
（１）（Ｄ他Ｋ ＲＯＭ ＋２１、ＲＡ Ｍ （３）及
び入出力素子としてＩ／Ｑ用ＩＣ１４１が使用され、こ
れらは互いにパスライン（８）で結合されている。この
うちＩ１０用ＩＣ（４）は汎用性をもたせるために、Ｃ
ＰＵ（１）側のづロタラムにより機能を変えられるづ０
クラマづルＩＣ（５）（例えばインテル社の１８２５５
）が多く使われる。ところがこの場合、システムの動作
中にづＯジラマづルＩＣ（５１の機能設定がノイズ等で
解除されてしまうことが有り、出力に設定しているはず
の端子が入力になっているというような誤動作により、
うまく機能しないという問題があった。
（１）（Ｄ他Ｋ ＲＯＭ ＋２１、ＲＡ Ｍ （３）及
び入出力素子としてＩ／Ｑ用ＩＣ１４１が使用され、こ
れらは互いにパスライン（８）で結合されている。この
うちＩ１０用ＩＣ（４）は汎用性をもたせるために、Ｃ
ＰＵ（１）側のづロタラムにより機能を変えられるづ０
クラマづルＩＣ（５）（例えばインテル社の１８２５５
）が多く使われる。ところがこの場合、システムの動作
中にづＯジラマづルＩＣ（５１の機能設定がノイズ等で
解除されてしまうことが有り、出力に設定しているはず
の端子が入力になっているというような誤動作により、
うまく機能しないという問題があった。
（発明の目的）
本発明は上記のようなプログラマづルＩＣの誤動作を検
出してＣＰＵ側に知らせることによシ、再度このＣＰＵ
側からプログラマプルＩＣに動作モードを設定しなおす
ことができるようにし、これにより常にプログラマプル
ＩＣの動作モードを正常状態に維持してシステムの誤動
作を防止し得るようにしたプログラマづルＩＣの誤動作
防止回路を提供することを目的とするものである。
出してＣＰＵ側に知らせることによシ、再度このＣＰＵ
側からプログラマプルＩＣに動作モードを設定しなおす
ことができるようにし、これにより常にプログラマプル
ＩＣの動作モードを正常状態に維持してシステムの誤動
作を防止し得るようにしたプログラマづルＩＣの誤動作
防止回路を提供することを目的とするものである。
（発明の開示）
第４図は本発明の一実施例を示し、ＣＰ Ｕ （１１に
はＩ１０用ＩＣ（４）としてプログラマづルＩＣ（５）
が接続されている。このプ０クラマプルＩＣ（５）の入
出力端子のうち、出力ポートとして使用中の適宜のボー
トル１ＶＣ，ゲートＧ０を介してリレー回路θ荀を接続
する他、分圧抵抗Ｒ１、Ｒ２を電源電圧を分圧印加する
形で接続し、さら釦この分圧抵抗Ｒ，Ｉ、Ｒ２の分圧点
にウィンドコンパレータｆｉｌの入力端を接続しである
。ウィンドコンパレータ（６）は、第１及び第２のコン
パレータ（９１＋１０）と、これらのコンパレータ（９
１ｆｌＯ）に基準電圧ｖ、 、ｖ、を与える基準電圧源
（＋１） （＋２）と、これらのコンパレータ（９１＋
１０１の出力の論理積をとるアンドゲートθ萄とよシ構
成すしている。次にこのウィンドコンパレータ（６）の
出力をコンデンサＣ１及び抵抗Ｒ３よりなるＣＲ遅延回
路α４）に入力して、微小なパルス成分を除去して後、
ゲート回路θ荀を介して信号レベルをデジタルレベルに
変換し、ＣＰＵ（１）の割込み端子に信号を与えるよう
にしである。ここでウィンドコンパレータ（６）出力の
ＣＰ Ｕ ｆｉｌへの接続は、上記のように割込み端子
でなく、ＣＰＵ（１）がその動作中にチェックできる入
力ボートでも良い。
はＩ１０用ＩＣ（４）としてプログラマづルＩＣ（５）
が接続されている。このプ０クラマプルＩＣ（５）の入
出力端子のうち、出力ポートとして使用中の適宜のボー
トル１ＶＣ，ゲートＧ０を介してリレー回路θ荀を接続
する他、分圧抵抗Ｒ１、Ｒ２を電源電圧を分圧印加する
形で接続し、さら釦この分圧抵抗Ｒ，Ｉ、Ｒ２の分圧点
にウィンドコンパレータｆｉｌの入力端を接続しである
。ウィンドコンパレータ（６）は、第１及び第２のコン
パレータ（９１＋１０）と、これらのコンパレータ（９
１ｆｌＯ）に基準電圧ｖ、 、ｖ、を与える基準電圧源
（＋１） （＋２）と、これらのコンパレータ（９１＋
１０１の出力の論理積をとるアンドゲートθ萄とよシ構
成すしている。次にこのウィンドコンパレータ（６）の
出力をコンデンサＣ１及び抵抗Ｒ３よりなるＣＲ遅延回
路α４）に入力して、微小なパルス成分を除去して後、
ゲート回路θ荀を介して信号レベルをデジタルレベルに
変換し、ＣＰＵ（１）の割込み端子に信号を与えるよう
にしである。ここでウィンドコンパレータ（６）出力の
ＣＰ Ｕ ｆｉｌへの接続は、上記のように割込み端子
でなく、ＣＰＵ（１）がその動作中にチェックできる入
力ボートでも良い。
ところで、プログラマプルＩＣ（５１は第２図に示すよ
うな構成及び使用方法を有し、ＣＰＵ（１）より動作上
−ド設定用のレジスタ（７）にある値を書き込むと、こ
のプログラマプルＩＣ（５）の各端子に接続されている
内部ゲートＧｋ−Ｇ’７ｔが選択され、各端子が夫々入
力もしくは出力の動作上−ドに設定される。即ち、例え
ば第２図の例ではボートＰ１はリレー回路θ０への出力
なので内部ゲートＧ１がオフ（不活性）、内部ゲートＧ
２がオン（活性）となシ、ボートＰ２はセンサ（Ｉ呻か
らの入力なので内部ゲートＧ３がオン内部ゲートＧ４が
オフとなる。また一般にＩ１０用ＩＣ（４１は！２図中
のＰ２端子のように構成される可能性があるため、電源
投入時やノイズによる動作℃−ドの解除時に内部ゲート
ＧＡ〜Ｇ’７Ｌの出力どうしが短絡状態とな５ないよう
に、動作℃−ドが正しく設定されるまでは各ボートが全
て入力状態になっているためハイインピータンスの状態
にある。この状態を第３図（ａ）（ｂ）に示す。ｖＪ３
図（ａ）に示すようにプログラマプルＩＣ（ｔｅｌは正
常な動作状態時は各ボートは入力、出力に各種設定され
ており、この時、出力ボート忙設定されている端子は出
力インピータンスが０−インピータンスとなっているが
、ノイズ等で動作モードが解除されると同図（ｂ）のよ
うにすべてが入力ボートになってしまうのですべてのボ
ートがハイインピータンスの端子に変わる。
うな構成及び使用方法を有し、ＣＰＵ（１）より動作上
−ド設定用のレジスタ（７）にある値を書き込むと、こ
のプログラマプルＩＣ（５）の各端子に接続されている
内部ゲートＧｋ−Ｇ’７ｔが選択され、各端子が夫々入
力もしくは出力の動作上−ドに設定される。即ち、例え
ば第２図の例ではボートＰ１はリレー回路θ０への出力
なので内部ゲートＧ１がオフ（不活性）、内部ゲートＧ
２がオン（活性）となシ、ボートＰ２はセンサ（Ｉ呻か
らの入力なので内部ゲートＧ３がオン内部ゲートＧ４が
オフとなる。また一般にＩ１０用ＩＣ（４１は！２図中
のＰ２端子のように構成される可能性があるため、電源
投入時やノイズによる動作℃−ドの解除時に内部ゲート
ＧＡ〜Ｇ’７Ｌの出力どうしが短絡状態とな５ないよう
に、動作℃−ドが正しく設定されるまでは各ボートが全
て入力状態になっているためハイインピータンスの状態
にある。この状態を第３図（ａ）（ｂ）に示す。ｖＪ３
図（ａ）に示すようにプログラマプルＩＣ（ｔｅｌは正
常な動作状態時は各ボートは入力、出力に各種設定され
ており、この時、出力ボート忙設定されている端子は出
力インピータンスが０−インピータンスとなっているが
、ノイズ等で動作モードが解除されると同図（ｂ）のよ
うにすべてが入力ボートになってしまうのですべてのボ
ートがハイインピータンスの端子に変わる。
第４図の実施例回熱はこのインピータンスの変化を検出
しようとするものである。かくて第４図の回Ｉｉ！５に
お°いて出力ポートＰ１は正常時には出力ポートに設定
され、第５図のタイムチャートにおいて、同図（ａ）に
示すように時刻ｔ０〜ｔ、のタイ三ンジで出力ポートＰ
１の出力レベルはＨ，Ｌと変化している。この変化時に
もウィンドコンパレータ（６）の田力端には同図（ｂ）
のように細いパルスが出るがッ抵抗Ｒ３及びコンデンサ
ＣＩ によるＣＲ遅延回路（Ｉ４）で除去されるため、
同図（Ｃ）のようにＣＰＵ（１）へは伝達されない。こ
こで時刻ｔ３のタイ三ングでノイズが入力、プロジラマ
プ〜ルＩＣ（５）の動作モードが解除されると、出力ポ
ートＰ１はハイインピータシスとなるため、分圧抵抗Ｒ
１，Ｒ２で分圧される電圧Ｖ０で第５図（ａ）の時刻ｔ
３以後のように停止する。そこでウィンドコンパレータ
（６）の動作電圧をＶｌ ＞Ｖｏ ＞Ｖｌ となるよう
に設定すると、アンドゲート０３）の出力は出力ポート
Ｐ１の電圧がｖ１〜Ｖ、の間にある時のみ同図（ｂ）の
ように高レベルとなり、ＣＲ遅延回路（１４）による遅
延時間後、時刻ｔ４に同図（Ｃ）のようにＣＰ Ｕ ｆ
ｉｌへ高レベルの信号が伝達される。従ってこのＣＰＵ
（１）へ伝達された信号によ＃）ＣＰＵ（１１はプログ
ラマづルＩＣ（５）の動作モード設定を再度実行する。
しようとするものである。かくて第４図の回Ｉｉ！５に
お°いて出力ポートＰ１は正常時には出力ポートに設定
され、第５図のタイムチャートにおいて、同図（ａ）に
示すように時刻ｔ０〜ｔ、のタイ三ンジで出力ポートＰ
１の出力レベルはＨ，Ｌと変化している。この変化時に
もウィンドコンパレータ（６）の田力端には同図（ｂ）
のように細いパルスが出るがッ抵抗Ｒ３及びコンデンサ
ＣＩ によるＣＲ遅延回路（Ｉ４）で除去されるため、
同図（Ｃ）のようにＣＰＵ（１）へは伝達されない。こ
こで時刻ｔ３のタイ三ングでノイズが入力、プロジラマ
プ〜ルＩＣ（５）の動作モードが解除されると、出力ポ
ートＰ１はハイインピータシスとなるため、分圧抵抗Ｒ
１，Ｒ２で分圧される電圧Ｖ０で第５図（ａ）の時刻ｔ
３以後のように停止する。そこでウィンドコンパレータ
（６）の動作電圧をＶｌ ＞Ｖｏ ＞Ｖｌ となるよう
に設定すると、アンドゲート０３）の出力は出力ポート
Ｐ１の電圧がｖ１〜Ｖ、の間にある時のみ同図（ｂ）の
ように高レベルとなり、ＣＲ遅延回路（１４）による遅
延時間後、時刻ｔ４に同図（Ｃ）のようにＣＰ Ｕ ｆ
ｉｌへ高レベルの信号が伝達される。従ってこのＣＰＵ
（１）へ伝達された信号によ＃）ＣＰＵ（１１はプログ
ラマづルＩＣ（５）の動作モード設定を再度実行する。
以上によシノイズによる誤動作を検知して、自動的に復
旧することができるものである。
旧することができるものである。
（発明の効果）
本発明は上述のように構成し、ウィンドコンパレータで
づ０クラマプルＩＣの出力端子のインピータンスの変化
を検出するようにしたので、ノイ定するので自動的に誤
動作状態から復旧することができ、常に誤動作のない安
定な動作状態が得られる効果を有し、またウィンドコン
パレータを使っているため、出力端子はそのままリレー
等をドライブしていても問題はなく、誤動作検出用にプ
ログラマづルＩＣの出力端子を無駄に使用するようなこ
とがない効果を有する。
づ０クラマプルＩＣの出力端子のインピータンスの変化
を検出するようにしたので、ノイ定するので自動的に誤
動作状態から復旧することができ、常に誤動作のない安
定な動作状態が得られる効果を有し、またウィンドコン
パレータを使っているため、出力端子はそのままリレー
等をドライブしていても問題はなく、誤動作検出用にプ
ログラマづルＩＣの出力端子を無駄に使用するようなこ
とがない効果を有する。
第１図は一般的なＣＰＵシステムのブロック図、第２図
は同上のＩ１０用ＩＣとしてプログラマプルＩＣを使用
した場合のその内部構成の概略とその周辺部の構成との
関係を示す説明図、第３図（ａ） （ｂ）はづＯグラマ
プルＩＣの正常時及びノイズによる設定上−ド解除時の
入出力ポートの状態の説明図、第４図は本発明一実施例
のブロック図、第５図は同士回路のタイムチセードであ
り、（１）はＣＰＵ１５１はプログラマづルＩＣ，＋６
１はウィンドコンパレータ、（１４）はＣＲ遅延回路で
ある。 代理人 弁理士 石 １）長 七 ′ｆ４１図 纂２図 １８３図
は同上のＩ１０用ＩＣとしてプログラマプルＩＣを使用
した場合のその内部構成の概略とその周辺部の構成との
関係を示す説明図、第３図（ａ） （ｂ）はづＯグラマ
プルＩＣの正常時及びノイズによる設定上−ド解除時の
入出力ポートの状態の説明図、第４図は本発明一実施例
のブロック図、第５図は同士回路のタイムチセードであ
り、（１）はＣＰＵ１５１はプログラマづルＩＣ，＋６
１はウィンドコンパレータ、（１４）はＣＲ遅延回路で
ある。 代理人 弁理士 石 １）長 七 ′ｆ４１図 纂２図 １８３図
Claims (1)
- １１） ＣＰ Ｕ及びその入出力素子としてプログラマ
づルＩＣを使用したシステムにおいて、プログラマづル
ＩＣの使用状態の適宜の１の出力端子に１所定の分圧比
を有して定電圧を分圧する分圧抵抗の出力端を接続する
とともに、この分圧抵抗出力端の出力電圧をウィンドコ
ンパレータに入力し、このウィンドコンパレータ出力を
ＣＲ遅延回路を介してＣＰＵ側に入力することによりＣ
ＰＵ側から再度プログラマプルＩＣの動作上−ドを設定
するようＫして成ることを特徴とするプ０／）ラマづル
ＩＣの誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235432A JPS60126739A (ja) | 1983-12-14 | 1983-12-14 | プログラマブルｉｃの誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235432A JPS60126739A (ja) | 1983-12-14 | 1983-12-14 | プログラマブルｉｃの誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126739A true JPS60126739A (ja) | 1985-07-06 |
| JPH0430617B2 JPH0430617B2 (ja) | 1992-05-22 |
Family
ID=16986017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235432A Granted JPS60126739A (ja) | 1983-12-14 | 1983-12-14 | プログラマブルｉｃの誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126739A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342524A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 論理回路ブロツク動作モ−ド設定方式 |
| JPS6380601U (ja) * | 1986-11-10 | 1988-05-27 | ||
| JPS63132303A (ja) * | 1986-11-24 | 1988-06-04 | Mitsubishi Electric Corp | 車載用マイクロコンピユ−タ応用制御装置 |
-
1983
- 1983-12-14 JP JP58235432A patent/JPS60126739A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342524A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 論理回路ブロツク動作モ−ド設定方式 |
| JPS6380601U (ja) * | 1986-11-10 | 1988-05-27 | ||
| JPS63132303A (ja) * | 1986-11-24 | 1988-06-04 | Mitsubishi Electric Corp | 車載用マイクロコンピユ−タ応用制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430617B2 (ja) | 1992-05-22 |
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