JP3665702B2 - 遅延装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、遅延装置に係り、特に、遅延時間が所定の設定時間よりも短縮しないようにしたフェールセーフな遅延装置に関する。
【０００２】
【従来の技術】
従来、この種の遅延装置としては、コンデンサに所定の充電が行われたときに遅延出力を出力するコンデンサタイマ式や、デジタルカウンタに遅延時間に対応するカウントを設定し、その設定されたカウントをカウントしたときに遅延出力を出力するデジタルカウンタ式等が知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来のコンデンサタイマ式の遅延装置は、経年変化等によりコンデンサの劣化に伴う、いわゆる容量ヌケにより、遅延の設定時間が変化するという問題点があった。
【０００４】
また、上記従来のデジタルカウンタ式の遅延装置は、カウンタ素子が故障したときの動作が不定であるという問題点があった。
【０００５】
したがって、上記従来のコンデンサタイマ式の遅延装置もデジタルカウンタ式の遅延装置も、列車制御装置等に用いられるフェールセーフを要求される遅延装置としては採用できないという問題点を有していた。
【０００６】
そこで、本発明は、上記問題点を解決するためになされたものであって、その目的は、設定された遅延時間よりも遅延時間が短縮されず、しかも、故障検出が可能なフェールセーフな遅延装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る遅延装置は、上記目的を達成するために、クロック信号を基に遅延時間を設定する一対のタイマ回路と、それら一対のタイマ回路に設定された時間が経過したときにそれぞれＯＮとなる、それら一対のタイマ回路に対応して設けられた一対のスイッチ回路と、それら一対のスイッチ回路が共にＯＮしたときに遅延出力を出力する出力回路と、前記一対のスイッチ回路のうちの一方のスイッチ回路がＯＦＦのときの出力により他方のスイッチ回路に対応する前記タイマ回路にクロック信号を入力させて時間計測を継続させるとともに、その一方のスイッチ回路がＯＮのときの出力によりその他方のスイッチ回路に対応するそのタイマ回路にクロック信号の入力を禁止して時間計測を停止させる停止手段と、を有することを特徴としている。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、一実施の形態に係る遅延装置の概略構成を示すブロック図である。
【０００９】
この遅延装置イは、同一構成要素を有する２重系に構成されていて、本発明のタイマ回路に相当する、遅延時間を計測する周知のデジタルカウンタから構成される一対のカウンタ回路１ａ，１ｂと、設定時間を設定する周知のディプススイッチ等から構成される一対の設定回路２ａ，２ｂと、各カウンタ回路１ａ，１ｂのカウント値と各設定回路２ａ，２ｂの設定値とが一致したときに、各系にそれぞれ設けられているスイッチ回路Ｓ1 ，Ｓ2 をそれぞれＯＮにする一対のコンパレータ３ａ，３ｂと、各スイッチ回路Ｓ1 ，Ｓ2 のＯＮ，ＯＦＦ状態を検出する一対の電圧計Ｖ1 ，Ｖ2 と、図示しないクロック信号発生器からのクロック信号を互いに他系の電圧計Ｖ1 ，Ｖ2 の「１」，「０」の状態により各カウンタ回路１ａ，１ｂに入力される一対のＡＮＤ回路Ａ1 ，Ａ2 とを有している。すなわち、一対のカウンタ回路１ａ，１ｂの一方のカウンタ回路１ａは、図１に示されるように、他方のカウンタ回路１ｂ側のコンパレータ３ｂに設けられているスイッチ回路Ｓ 2 のＯＮ，ＯＦＦ状態を検出する電圧計Ｖ 2 の「１」の出力及びクロック信号でカウントを行い、他方のカウンタ回路１ｂは、一方のカウンタ回路１ａ側のコンパレータ３ａに設けられているスイッチ回路Ｓ 1 のＯＮ，ＯＦＦ状態を検出する電圧計Ｖ 1 の「１」の出力及びクロック信号でカウントを行うように構成されている。つまり、これら一対のカウンタ回路１ａ，１ｂには、二重系間でたすきがけにして一つの大きな帰還ループが形成されている（図１の電圧計Ｖ 1 及びＡＮＤ回路Ａ 2 間のライン、及び電圧計Ｖ 2 及びＡＮＤ回路Ａ 1 間のライン参照）。
【００１０】
図１中、ＭＲは、遅延出力リレーであって、各系のスイッチ回路Ｓ1 ，Ｓ2 が共にＯＮのときにＯＮとなるようにリレー電源に直列に接続されている。
【００１１】
次に、図２及び図３のタイムチャートを用いて遅延制御動作について説明する。図２は、遅延装置イが正常状態のときの動作状態を示していて、この正常状態から先に説明する。
【００１２】
遅延装置イを組込んである上位機器から遅延時間を要求するトリガ信号が各カウンタ回路１ａ，１ｂに入力されると（図２（ａ）参照）、各カウンタ回路１ａ，１ｂは、設定カウント値がリセットされ、遅延出力リレーＭＲがＯＦＦするとともに、各ＡＮＤ回路Ａ1 ，Ａ2 を介してクロック信号がそれぞれ入力され、各カウンタ回路１ａ，１ｂのカウントが開始される（図２（ｂ），（ｃ）参照）。
【００１３】
各カウンタ回路１ａ，１ｂのカウント値が各設定回路２ａ，２ｂで設定されたカウント値、すなわち、設定された遅延時間に達すると、各コンパレータ３ａ，３ｂにそれぞれ接続されているスイッチ回路Ｓ1 ，Ｓ2 がそれぞれＯＮとなる（図２（ｄ），（ｅ）参照）。
【００１４】
両設定回路２ａ，２ｂには、正常に等しく設定時間が設定されているので、これらスイッチＳ1 ，Ｓ2 のＯＮ動作は同時にＯＮとなり、したがって、遅延出力リレーＭＲはＯＮとなって遅延出力を出力することができる（図２（ｆ）参照）。
【００１５】
各スイッチ回路Ｓ1 ，Ｓ2 がそれぞれＯＮになると、各電圧計Ｖ1 ，Ｖ2 からの出力が「０」となり、各ＡＮＤ回路Ａ1 ，Ａ2 の出力も「０」となってカウンタ回路１ａ，１ｂの機能が停止される。
【００１６】
なお、上述の例は、設定回路２ａ，２ｂに対して設定ミスを行うことなく正常に等しい遅延時間を設定した場合であるが、両設定値に相違がある場合、つまり、設定ミスを行った場合、遅延出力リレーＭＲは、両スイッチ回路Ｓ1 ，Ｓ2 が共にＯＮしなければＯＮとならないので、遅延出力リレーＭＲはＯＮせず、したがって、フェールセーフを確保することができる。
【００１７】
図３のタイムチャートは、１系にスイッチ回路Ｓ1 がＯＮとなる故障が発生した状態を示している。
【００１８】
このように、１系にＯＮとなる故障が発生すると（図３（ｄ）参照）、２系のカウンタ回路１ｂにクロック信号を入力するためのＡＮＤ回路Ａ2 の出力が「０」となり、その２系のカウンタ回路１ｂのカウントは開始されない状態となる（図３（ｃ）参照）。このため、２系のコンパレータ３ａからの出力はなく、２系のスイッチ回路Ｓ1 は、ＯＦＦを維持し続け、電圧計Ｖ2 は「１」を出力した状態となる（図３（ｅ）参照）。したがって、遅延出力リレーＭＲは、遅延出力を出力することがなく（図３（ｆ）参照）、これによりフェールセーフが図られる。
【００１９】
なお、上述の例は、１系が出力ＯＮ故障の例を示したが、２系が出力ＯＮ故障のときも上述と同様にフェールセーフが図られる。また、１系又は２系のいずれかが出力ＯＦＦ故障のときは、その故障の系に係るスイッチ回路がＯＮとならないので、このときもフェールセーフが図られる。
【００２０】
【発明の効果】
本発明に係る遅延装置は、クロック信号を基に遅延時間を設定する一対のタイマ回路と、それら一対のタイマ回路に設定された時間が経過したときにそれぞれＯＮとなる、それら一対のタイマ回路に対応して設けられた一対のスイッチ回路と、それら一対のスイッチ回路が共にＯＮしたときに遅延出力を出力する出力回路と、前記一対のスイッチ回路のうちの一方のスイッチ回路がＯＦＦのときの出力により他方のスイッチ回路に対応する前記タイマ回路にクロック信号を入力させて時間計測を継続させるとともに、その一方のスイッチ回路がＯＮのときの出力によりその他方のスイッチ回路に対応するそのタイマ回路にクロック信号の入力を禁止して時間計測を停止させる停止手段とからなるので、設定された遅延時間が短縮されることなく、しかも、故障を容易に検出することができるフェールセーフに優れた遅延装置とすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る遅延装置の概略構成を示すブロック図である。
【図２】正常時の制御動作を示すタイムチャートである。
【図３】故障時の制御動作を示すタイムチャートである。
【符号の説明】
１ａ，１ｂ カウンタ回路（タイマ回路）
２ａ，２ｂ 設定回路
３ａ，３ｂ コンパレータ
Ｓ1 ，Ｓ2 スイッチ回路
Ｖ1 ，Ｖ2 電圧計
Ａ1 ，Ａ2 ＡＮＤ回路
ＭＲ 遅延出力リレー
Claims (1)
- クロック信号を基に遅延時間を設定する一対のタイマ回路と、
前記一対のタイマ回路に設定された時間が経過したときにそれぞれＯＮとなる、それら一対のタイマ回路に対応して設けられた一対のスイッチ回路と、
前記一対のスイッチ回路が共にＯＮしたときに遅延出力を出力する出力回路と、
前記一対のスイッチ回路のうちの一方のスイッチ回路がＯＦＦのときの出力により他方のスイッチ回路に対応する前記タイマ回路にクロック信号を入力させて時間計測を継続させるとともに、その一方のスイッチ回路がＯＮのときの出力によりその他方のスイッチ回路に対応するそのタイマ回路にクロック信号の入力を禁止して時間計測を停止させる停止手段と、
を有することを特徴とする遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05071898A JP3665702B2 (ja) | 1998-03-03 | 1998-03-03 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05071898A JP3665702B2 (ja) | 1998-03-03 | 1998-03-03 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250791A JPH11250791A (ja) | 1999-09-17 |
| JP3665702B2 true JP3665702B2 (ja) | 2005-06-29 |
Family
ID=12866671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05071898A Expired - Lifetime JP3665702B2 (ja) | 1998-03-03 | 1998-03-03 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3665702B2 (ja) |
-
1998
- 1998-03-03 JP JP05071898A patent/JP3665702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11250791A (ja) | 1999-09-17 |
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