JPH11250791A - 遅延装置 - Google Patents
遅延装置Info
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- JPH11250791A JPH11250791A JP5071898A JP5071898A JPH11250791A JP H11250791 A JPH11250791 A JP H11250791A JP 5071898 A JP5071898 A JP 5071898A JP 5071898 A JP5071898 A JP 5071898A JP H11250791 A JPH11250791 A JP H11250791A
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- Japan
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- circuits
- delay
- time
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Abstract
ェールセーフな遅延回路（装置）を構成する。 【解決手段】 遅延時間を設定する一対のタイマ回路
と、それら一対のタイマ回路に設定された時間が経過し
たときにそれぞれＯＮとなる、それら一対のタイマ回路
に対応して設けられた一対のスイッチ回路と、それら一
対のスイッチ回路が共にＯＮしたときに遅延出力を出力
する出力回路と、前記一対のスイッチ回路のうちの一方
のスイッチ回路がＯＦＦのときに他方のスイッチ回路に
対応する前記タイマ回路の時間計測を継続させるととも
に、その一方のスイッチ回路がＯＮのときにその他方の
スイッチ回路に対応するそのタイマ回路の時間計測を停
止させる停止手段とからなる。
Description
特に、遅延時間が所定の設定時間よりも短縮しないよう
にしたフェールセーフな遅延装置に関する。
デンサに所定の充電が行われたときに遅延出力を出力す
るコンデンサタイマ式や、デジタルカウンタに遅延時間
に対応するカウントを設定し、その設定されたカウント
をカウントしたときに遅延出力を出力するデジタルカウ
ンタ式等が知られている。
来のコンデンサタイマ式の遅延装置は、経年変化等によ
りコンデンサの劣化に伴う、いわゆる容量ヌケにより、
遅延の設定時間が変化するという問題点があった。
延装置は、カウンタ素子が故障したときの動作が不定で
あるという問題点があった。
式の遅延装置もデジタルカウンタ式の遅延装置も、列車
制御装置等に用いられるフェールセーフを要求される遅
延装置としては採用できないという問題点を有してい
た。
ためになされたものであって、その目的は、設定された
遅延時間よりも遅延時間が短縮されず、しかも、故障検
出が可能なフェールセーフな遅延装置を提供することに
ある。
は、上記目的を達成するために、遅延時間を設定する一
対のタイマ回路と、それら一対のタイマ回路に設定され
た時間が経過したときにそれぞれＯＮとなる、それら一
対のタイマ回路に対応して設けられた一対のスイッチ回
路と、それら一対のスイッチ回路が共にＯＮしたときに
遅延出力を出力する出力回路と、前記一対のスイッチ回
路のうちの一方のスイッチ回路がＯＦＦのときに他方の
スイッチ回路に対応する前記タイマ回路の時間計測を継
続させるとともに、その一方のスイッチ回路がＯＮのと
きにその他方のスイッチ回路に対応するそのタイマ回路
の時間計測を停止させる停止手段と、を有することを特
徴としている。
に基づいて説明する。図１は、一実施の形態に係る遅延
装置の概略構成を示すブロック図である。
２重系に構成されていて、本発明のタイマ回路に相当す
る、遅延時間を計測する周知のデジタルカウンタから構
成される一対のカウンタ回路１ａ，１ｂと、設定時間を
設定する周知のディプススイッチ等から構成される一対
の設定回路２ａ，２ｂと、各カウンタ回路１ａ，１ｂの
カウント値と各設定回路２ａ，２ｂの設定値とが一致し
たときに、各系にそれぞれ設けられているスイッチ回路
Ｓ1 ，Ｓ2 をそれぞれＯＮにする一対のコンパレータ３
ａ，３ｂと、各スイッチ回路Ｓ1 ，Ｓ2 のＯＮ，ＯＦＦ
状態を検出する一対の電圧計Ｖ1 ，Ｖ2 と、図示しない
クロック信号発生器からのクロック信号を互いに他系の
電圧計Ｖ1 ，Ｖ2 のＯＮ，ＯＦＦの状態により各カウン
タ回路１ａ，１ｂに入力される一対のＡＮＤ回路Ａ1 ，
Ａ2 とを有している。
て、各系のスイッチ回路Ｓ1 ，Ｓ2 が共にＯＮのときに
ＯＮとなるようにリレー電源に直列に接続されている。
いて遅延制御動作について説明する。図２は、遅延装置
イが正常状態のときの動作状態を示していて、この正常
状態から先に説明する。
延時間を要求するトリガ信号が各カウンタ回路１ａ，１
ｂに入力されると（図２（ａ）参照）、各カウンタ回路
１ａ，１ｂは、設定カウント値がリセットされ、遅延出
力リレーＭＲがＯＦＦするとともに、各ＡＮＤ回路Ａ1
，Ａ2 を介してクロック信号がそれぞれ入力され、各
カウンタ回路１ａ，１ｂのカウントが開始される（図１
（ｂ），（ｃ）参照）。
各設定回路２ａ，２ｂで設定されたカウント値、すなわ
ち、設定された遅延時間に達すると、各コンパレータ３
ａ，３ｂにそれぞれ接続されているスイッチ回路Ｓ1 ，
Ｓ2 がそれぞれＯＮとなる（図２（ｄ），（ｅ）参
照）。
設定時間が設定されているので、これらスイッチＳ1 ，
Ｓ2 のＯＮ動作は同時にＯＮとなり、したがって、遅延
出力リレーＭＲはＯＮとなって遅延出力を出力すること
ができる（図２（ｆ）参照）。
になると、各電圧計Ｖ1 ，Ｖ2 からの出力が「０」とな
り、各ＡＮＤ回路Ａ1 ，Ａ2 の出力も「０」となってカ
ウンタ回路１ａ，１ｂの機能が停止される。
対して設定ミスを行うことなく正常に等しい遅延時間を
設定した場合であるが、両設定値に相違がある場合、つ
まり、設定ミスを行った場合、遅延出力リレーＭＲは、
両スイッチ回路Ｓ1 ，Ｓ2 が共にＯＮしなければＯＮと
ならないので、遅延出力リレーＭＲはＯＮせず、したが
って、フェールセーフを確保することができる。
回路Ｓ1 がＯＮとなる故障が発生した状態を示してい
る。
すると（図３（ｄ）参照）、２系のカウンタ回路１ｂに
クロック信号を入力するためのＡＮＤ回路Ａ2 の出力が
「０」となり、その２系のカウンタ回路１ｂのカウント
は開始されない状態となる（図３（ｃ）参照）。このた
め、２系のコンパレータ３ａからの出力はなく、２系の
スイッチ回路Ｓ1 は、ＯＦＦを維持し続け、電圧計Ｖ2
は「１」を出力した状態となる（図３（ｅ）参照）。し
たがって、遅延出力リレーＭＲは、遅延出力を出力する
ことがなく（図３（ｆ）参照）、これによりフェールセ
ーフが図られる。
例を示したが、２系が出力ＯＮ故障のときも上述と同様
にフェールセーフが図られる。また、１系又は２系のい
ずれかが出力ＯＦＦ故障のときは、その故障の系に係る
スイッチ回路がＯＮとならないので、このときもフェー
ルセーフが図られる。
定する一対のタイマ回路と、それら一対のタイマ回路に
設定された時間が経過したときにそれぞれＯＮとなる、
それら一対のタイマ回路に対応して設けられた一対のス
イッチ回路と、それら一対のスイッチ回路が共にＯＮし
たときに遅延出力を出力する出力回路と、前記一対のス
イッチ回路のうちの一方のスイッチ回路がＯＦＦのとき
に他方のスイッチ回路に対応する前記タイマ回路の時間
計測を継続させるとともに、その一方のスイッチ回路が
ＯＮのときにその他方のスイッチ回路に対応するそのタ
イマ回路の時間計測を停止させる停止手段とからなるの
で、設定された遅延時間が短縮されることなく、しか
も、故障を容易に検出することができるフェールセーフ
に優れた遅延装置とすることができる。
成を示すブロック図である。
る。
る。
Claims (1)
- 【請求項１】 遅延時間を設定する一対のタイマ回路
と、 前記一対のタイマ回路に設定された時間が経過したとき
にそれぞれＯＮとなる、それら一対のタイマ回路に対応
して設けられた一対のスイッチ回路と、 前記一対のスイッチ回路が共にＯＮしたときに遅延出力
を出力する出力回路と、 前記一対のスイッチ回路のうちの一方のスイッチ回路が
ＯＦＦのときに他方のスイッチ回路に対応する前記タイ
マ回路の時間計測を継続させるとともに、その一方のス
イッチ回路がＯＮのときにその他方のスイッチ回路に対
応するそのタイマ回路の時間計測を停止させる停止手段
と、 を有することを特徴とする遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05071898A JP3665702B2 (ja) | 1998-03-03 | 1998-03-03 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05071898A JP3665702B2 (ja) | 1998-03-03 | 1998-03-03 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250791A true JPH11250791A (ja) | 1999-09-17 |
| JP3665702B2 JP3665702B2 (ja) | 2005-06-29 |
Family
ID=12866671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05071898A Expired - Lifetime JP3665702B2 (ja) | 1998-03-03 | 1998-03-03 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3665702B2 (ja) |
-
1998
- 1998-03-03 JP JP05071898A patent/JP3665702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3665702B2 (ja) | 2005-06-29 |
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Legal Events
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| A977 | Report on retrieval |
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