JPH02105721A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
- Publication number
- JPH02105721A JPH02105721A JP63258430A JP25843088A JPH02105721A JP H02105721 A JPH02105721 A JP H02105721A JP 63258430 A JP63258430 A JP 63258430A JP 25843088 A JP25843088 A JP 25843088A JP H02105721 A JPH02105721 A JP H02105721A
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- JP
- Japan
- Prior art keywords
- gate
- level
- clock signal
- signal
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 17
- 238000001514 detection method Methods 0.000 abstract description 14
- 230000007257 malfunction Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路上に実現されるクロック信号発
生回路に関する。
生回路に関する。
第５図及び第６図はそれぞれ従来のクロック信号発生回
路とその後続回路のブロック回路図及びその信号のタイ
ミング・チャート図で、クロック信号発生回路とその後
続回路は、クロック信号発生回路部１００と、これから
出力されるクロック信号Ｓ１２と３１３とを受けて動作
するラッチ回路部２０１とから成る。
路とその後続回路のブロック回路図及びその信号のタイ
ミング・チャート図で、クロック信号発生回路とその後
続回路は、クロック信号発生回路部１００と、これから
出力されるクロック信号Ｓ１２と３１３とを受けて動作
するラッチ回路部２０１とから成る。
第５図のクロック信号発生回路部１００の入力端子Ａに
第６図に示す波形のクロック制御信号Ｓ１４を入力し、
信号Ｓ１４が接地レベル（以下Ｌレベルと称す）から電
源レベル（以下Ｈレベルと称す）に立ち上がった場合を
考えると、この入力信号はノア・ゲートＧｌｌ及びイン
バータ１２、ＧＩＯを経て立ち下がりＬレベルとなるの
で、インバータＧＩＯの出力信号ＳＩＯは第６図のよう
に変化する。他方、インバータ０１Ｂの出力信号Ｓｌｌ
は、インバータＧ１６がＬレベルを示し、かつ信号Ｓ１
０を受けたノア・ゲーｔ−０１４がＨレベルを出力する
ので、インバータＧ１５及びＧ１３を経て立ち上がりＨ
レベルとなる。すなわち、第６図の信号Ｓｌｌのように
変化する。この２つの信号Ｓ１０及びＳｌｌはそれぞれ
クロック信号発生回路の内部クロック信号として使用さ
れ、第６図の“Ｔ ２０ ”で示した期間では両信号共
にＬレベルの関係にある。
第６図に示す波形のクロック制御信号Ｓ１４を入力し、
信号Ｓ１４が接地レベル（以下Ｌレベルと称す）から電
源レベル（以下Ｈレベルと称す）に立ち上がった場合を
考えると、この入力信号はノア・ゲートＧｌｌ及びイン
バータ１２、ＧＩＯを経て立ち下がりＬレベルとなるの
で、インバータＧＩＯの出力信号ＳＩＯは第６図のよう
に変化する。他方、インバータ０１Ｂの出力信号Ｓｌｌ
は、インバータＧ１６がＬレベルを示し、かつ信号Ｓ１
０を受けたノア・ゲーｔ−０１４がＨレベルを出力する
ので、インバータＧ１５及びＧ１３を経て立ち上がりＨ
レベルとなる。すなわち、第６図の信号Ｓｌｌのように
変化する。この２つの信号Ｓ１０及びＳｌｌはそれぞれ
クロック信号発生回路の内部クロック信号として使用さ
れ、第６図の“Ｔ ２０ ”で示した期間では両信号共
にＬレベルの関係にある。
しかし、近年半導体集積回路装置は、ますます大規模化
の傾向にあり、これに伴ないクロック信号発生回路部１
００の出力Ｓ１０及びＳｌｌを伝送する線路には、配線
抵抗に相当する抵抗Ｒ１０、Ｒ１１、配線容量及びゲー
ト容量に相当する容量Ｃｌ０１Ｃ１ｌがいたるところに
負荷として存在するようになったので、この負荷条件に
より伝送路通過後の信号Ｓ１２．３１３の波形が第６図
の” Ｔ ２１ ”で示した期間において両信号共にア
クティブ・レベルになることがある。このように同時に
アクティブ・レベルになったクロック信号ＳＬ２及び３
１３が後続回路のラッチ回路部１０１にそれぞれ入力し
た場合では、ラッチ回路部１０１を構成するアンド・ノ
ア・ゲートＧ１７の出力信号Ｓ１６は、クロック信号３
１３の立ち上がり時において、ラッチ回路部１０１の入
力端子Ｂへ印加されたクロック制御信号Ｓ１５により第
６図のように変化する。このとき、アンド・ノア・ゲー
トＧ１８の出力信号Ｓ１７は、元来、第６図に破線で示
した正常時の動作波形図のようにクロック信号Ｓ１２の
立ち上がり時に変化しなければならないのに、クロック
信号Ｓ１２及びＳ１３がそれぞれ同時にアクティブ・レ
ベルにある為に、出力信号Ｓ１６と同時に変化し誤動作
してしまう。しかしながら、上述した従来のクロック信
号発生回路を使用した場合、クロック・ラインがこのよ
うにアクティブ・レベルになっていることを大規模な集
積回路の中で確認するのは極めて困難であり、多大な時
間と労力を費やさなければならない。
の傾向にあり、これに伴ないクロック信号発生回路部１
００の出力Ｓ１０及びＳｌｌを伝送する線路には、配線
抵抗に相当する抵抗Ｒ１０、Ｒ１１、配線容量及びゲー
ト容量に相当する容量Ｃｌ０１Ｃ１ｌがいたるところに
負荷として存在するようになったので、この負荷条件に
より伝送路通過後の信号Ｓ１２．３１３の波形が第６図
の” Ｔ ２１ ”で示した期間において両信号共にア
クティブ・レベルになることがある。このように同時に
アクティブ・レベルになったクロック信号ＳＬ２及び３
１３が後続回路のラッチ回路部１０１にそれぞれ入力し
た場合では、ラッチ回路部１０１を構成するアンド・ノ
ア・ゲートＧ１７の出力信号Ｓ１６は、クロック信号３
１３の立ち上がり時において、ラッチ回路部１０１の入
力端子Ｂへ印加されたクロック制御信号Ｓ１５により第
６図のように変化する。このとき、アンド・ノア・ゲー
トＧ１８の出力信号Ｓ１７は、元来、第６図に破線で示
した正常時の動作波形図のようにクロック信号Ｓ１２の
立ち上がり時に変化しなければならないのに、クロック
信号Ｓ１２及びＳ１３がそれぞれ同時にアクティブ・レ
ベルにある為に、出力信号Ｓ１６と同時に変化し誤動作
してしまう。しかしながら、上述した従来のクロック信
号発生回路を使用した場合、クロック・ラインがこのよ
うにアクティブ・レベルになっていることを大規模な集
積回路の中で確認するのは極めて困難であり、多大な時
間と労力を費やさなければならない。
本発明の目的は、上記２相クロック信号が同時にアクテ
ィブパレベルになっていることを短時間に確認すること
の出来る検出機能を備えたクロック信号発生回路を提供
することである。
ィブパレベルになっていることを短時間に確認すること
の出来る検出機能を備えたクロック信号発生回路を提供
することである。
本発明によれば、２相クロック信号を発生するクロック
信号発生回路は、前記２相クロック信号出力端子間に該
２相クロック信号の第１及び第２のクロック信号の論理
積信号でセットされＣＰＵを初期化するためのリセット
信号でリセットされるフリップ・フロップが挿入される
ことを含んで構成される。
信号発生回路は、前記２相クロック信号出力端子間に該
２相クロック信号の第１及び第２のクロック信号の論理
積信号でセットされＣＰＵを初期化するためのリセット
信号でリセットされるフリップ・フロップが挿入される
ことを含んで構成される。
次に本発明を図面を参照して詳細に説明する。
第１図及び第２図はそれぞれ本発明の一実施例を示すク
ロック信号発生回路のブロック回路図及びその信号のタ
イミング・チャート図で、クロック信号発生回路部１０
０とラッチ回路部１０１と誤動作検出回路部１０２とか
ら構成される。
ロック信号発生回路のブロック回路図及びその信号のタ
イミング・チャート図で、クロック信号発生回路部１０
０とラッチ回路部１０１と誤動作検出回路部１０２とか
ら構成される。
ここで、誤動作検出回路部１０２は、アンド・ノア・ゲ
ートＧ２２とノア・ゲート０２３とでフリップ・フロッ
プを構成しており、セット側のアンド・ノア・ゲートＧ
２２のアンド・ゲートにクロック信号Ｓ１２．Ｓ１３が
それぞれセット入力として入力され、また、リセット側
のノア・ゲートＧ２３には端子Ｃからリセット信号Ｓ１
８が入力される。本実施例では、クロック信号発生回路
部１００、クロック信号Ｓ１２．Ｓ１３及びラッチ回路
部１０１には第５図に示した従来例のものと同じ回路構
成のものがそれぞれ用いられている。従って、入力端子
Ａに示したように、信号Ｓ１４が入力されそのレベルが
ＬレベルからＨレベルに立ち上がった場合、インバータ
Ｇ１０の出力信号Ｓ１０及びインバータＧ１３の出力号
信号Ｓｌｌは、“Ｔ ２０ ”で示した期間それぞれＬ
レベルを示す。しかし、すでに説明したように、内部負
荷が大きいと抵抗ＲＩＯ，Ｒ１１，容量ＣＩＯ，Ｃ１ｌ
を通過した２つのクロック信号Ｓ１２，８１３が同時に
アクティブ・レベルになってしまうので、ラッチ回路部
１０１に誤動作が生じる。このとき誤動作検出回路部１
０２はつぎのように動作する。すなわち、ノア・ゲート
Ｇ２３は、当初ＣＰＵ （図示せず）を初期化するリセ
ット信号Ｓ１８によりＬレベルに設定されているが、ク
ロック信号Ｓ１２，８１３のアクティブ・レベルがアン
ド・ノア・ゲートＧ２２に入力された際、このアンド・
ゲートで論理積信号が発生し、アンド・ノア・ゲート０
２３はＨレベルになる。
ートＧ２２とノア・ゲート０２３とでフリップ・フロッ
プを構成しており、セット側のアンド・ノア・ゲートＧ
２２のアンド・ゲートにクロック信号Ｓ１２．Ｓ１３が
それぞれセット入力として入力され、また、リセット側
のノア・ゲートＧ２３には端子Ｃからリセット信号Ｓ１
８が入力される。本実施例では、クロック信号発生回路
部１００、クロック信号Ｓ１２．Ｓ１３及びラッチ回路
部１０１には第５図に示した従来例のものと同じ回路構
成のものがそれぞれ用いられている。従って、入力端子
Ａに示したように、信号Ｓ１４が入力されそのレベルが
ＬレベルからＨレベルに立ち上がった場合、インバータ
Ｇ１０の出力信号Ｓ１０及びインバータＧ１３の出力号
信号Ｓｌｌは、“Ｔ ２０ ”で示した期間それぞれＬ
レベルを示す。しかし、すでに説明したように、内部負
荷が大きいと抵抗ＲＩＯ，Ｒ１１，容量ＣＩＯ，Ｃ１ｌ
を通過した２つのクロック信号Ｓ１２，８１３が同時に
アクティブ・レベルになってしまうので、ラッチ回路部
１０１に誤動作が生じる。このとき誤動作検出回路部１
０２はつぎのように動作する。すなわち、ノア・ゲート
Ｇ２３は、当初ＣＰＵ （図示せず）を初期化するリセ
ット信号Ｓ１８によりＬレベルに設定されているが、ク
ロック信号Ｓ１２，８１３のアクティブ・レベルがアン
ド・ノア・ゲートＧ２２に入力された際、このアンド・
ゲートで論理積信号が発生し、アンド・ノア・ゲート０
２３はＨレベルになる。
従って、Ｈレベルになったノア・ゲート０２３の出力信
号Ｓ１９を検出端子りを介して外部に読み出せば、クロ
ック信号Ｓ１２及び０２３が同時にアクティブ・レベル
になったことを知ることができる。
号Ｓ１９を検出端子りを介して外部に読み出せば、クロ
ック信号Ｓ１２及び０２３が同時にアクティブ・レベル
になったことを知ることができる。
第３図及び第４図はそれぞれ本発明の他の実施例を示す
クロック信号発生回路のブロック回路図及びその信号の
タイミング・チャート図で、同じくクロック信号発生回
路部１００とラッチ回路部１０１と誤動作検出回路部１
０２とから構成されている。本実施例によれば、例えば
第１図のノア・ゲートＧｌｌをナンド・ゲートＧ３１に
代えたように、全ての動作信号レベルを前実施例のもの
と反転させた場合が示される。
クロック信号発生回路のブロック回路図及びその信号の
タイミング・チャート図で、同じくクロック信号発生回
路部１００とラッチ回路部１０１と誤動作検出回路部１
０２とから構成されている。本実施例によれば、例えば
第１図のノア・ゲートＧｌｌをナンド・ゲートＧ３１に
代えたように、全ての動作信号レベルを前実施例のもの
と反転させた場合が示される。
この回路構成の場合には、入力端子Ａに第４図に示した
信号Ｓ１４がＨレベルからＬレベルに立ち下がったとき
インバータＧＩＯの出力信号ＳＩＯはナンド・ゲートＧ
３１及びインバータＧ１２．ＧＩＯを経て立ち上がりＨ
レベルとなり第小図のように変化する。
信号Ｓ１４がＨレベルからＬレベルに立ち下がったとき
インバータＧＩＯの出力信号ＳＩＯはナンド・ゲートＧ
３１及びインバータＧ１２．ＧＩＯを経て立ち上がりＨ
レベルとなり第小図のように変化する。
他方、インバータ０１３の出力信号Ｓｌｌは、インバー
タＧ１６がＨレベルを示し、かつ、信号Ｓ１０を受けた
ナンド・ゲートＧ３４がＬレベルを示すので、インバー
タＧ１５及び０１３を経て立ち下がり、Ｌレベルとな゛
る。すなわち、第４図のように変化する。この場合、ラ
ッチ回路部１０１はオア・ナンドで構成されていて、ク
ロック信号３１３がＬレベルのとき入力端子Ｂの信号Ｓ
１５を取り込み、Ｈレベルのときラッチ動作を行なう。
タＧ１６がＨレベルを示し、かつ、信号Ｓ１０を受けた
ナンド・ゲートＧ３４がＬレベルを示すので、インバー
タＧ１５及び０１３を経て立ち下がり、Ｌレベルとな゛
る。すなわち、第４図のように変化する。この場合、ラ
ッチ回路部１０１はオア・ナンドで構成されていて、ク
ロック信号３１３がＬレベルのとき入力端子Ｂの信号Ｓ
１５を取り込み、Ｈレベルのときラッチ動作を行なう。
つまり、２つのクロック信号Ｓ１２及びＳ１３が第４図
のＴ４１”で示した期間に、両信号共同時にアクティブ
・レベルの期間が存在するとラッチ回路部１０１は誤動
作してしまうこととなる。ここで、誤動作検出回路部１
０２は、オア・ナンド・ゲートＧ４２とナンド・ゲート
Ｇ４３とでフリップ・フロップを構成し、セット側のオ
ア・ナンド・ゲートＧ４２のオア・ゲートにクロック信
号Ｓ１２．３１３をそれぞれ入力し、リセット側のナン
ド・ゲートＧ４３に入力端子ＣからインバータＧ４５を
介しＳ１８の逆相信号を入力する。この誤動作検出回路
部１０２のナンド・ゲートＧ４３は、Ｈレベルのリセッ
ト信号Ｓ１８により当初Ｈレベルに設定されているがク
ロック信号Ｓ１２及びＳ１３がアクティブ・レベルで入
力されるため、オア・ナンド・ゲートＧ４２のオア・ゲ
ートで論理積信号が発生し、オア・ナンド・ゲートＧ４
２はＨレベルになり、ナンド・ゲートＧ４３はレベルに
なる。このように、ナンド・ゲートＧ４３がＬレベルに
反転したためインバータＧ４４の出力はＨレベルになる
ので、このＨレベルになったインバータＧ４４の出力信
号１９を検出端子りを介し外部に読み出せば、Ｓ１２及
び３１３が同時にアクティブ・レベルになったことを知
ることができる。
のＴ４１”で示した期間に、両信号共同時にアクティブ
・レベルの期間が存在するとラッチ回路部１０１は誤動
作してしまうこととなる。ここで、誤動作検出回路部１
０２は、オア・ナンド・ゲートＧ４２とナンド・ゲート
Ｇ４３とでフリップ・フロップを構成し、セット側のオ
ア・ナンド・ゲートＧ４２のオア・ゲートにクロック信
号Ｓ１２．３１３をそれぞれ入力し、リセット側のナン
ド・ゲートＧ４３に入力端子ＣからインバータＧ４５を
介しＳ１８の逆相信号を入力する。この誤動作検出回路
部１０２のナンド・ゲートＧ４３は、Ｈレベルのリセッ
ト信号Ｓ１８により当初Ｈレベルに設定されているがク
ロック信号Ｓ１２及びＳ１３がアクティブ・レベルで入
力されるため、オア・ナンド・ゲートＧ４２のオア・ゲ
ートで論理積信号が発生し、オア・ナンド・ゲートＧ４
２はＨレベルになり、ナンド・ゲートＧ４３はレベルに
なる。このように、ナンド・ゲートＧ４３がＬレベルに
反転したためインバータＧ４４の出力はＨレベルになる
ので、このＨレベルになったインバータＧ４４の出力信
号１９を検出端子りを介し外部に読み出せば、Ｓ１２及
び３１３が同時にアクティブ・レベルになったことを知
ることができる。
以上詳細に説明したように、本発明によれば、各クロッ
ク・ラインの最終端に誤動作検出回路を付加することで
、２相クロック信号が同時にアクティブ・レベルになっ
たことによる回路動作不良の発生を、容易に、かつ、短
時間に検出することが可能である。
ク・ラインの最終端に誤動作検出回路を付加することで
、２相クロック信号が同時にアクティブ・レベルになっ
たことによる回路動作不良の発生を、容易に、かつ、短
時間に検出することが可能である。
示すクロック信号発生回路のブロック回路図及びその信
号のタイミング・チャート図、第３図及び第４図はそれ
ぞれ本発明の他の実施例を示すクロック信号発生回路の
ブロック回路図及びその信号のタイミング・チャート図
、第５図及び第６図はそれぞれ従来のクロック信号発生
回路のブロック回路図及びその信号のタイミング・チャ
ート図である。
号のタイミング・チャート図、第３図及び第４図はそれ
ぞれ本発明の他の実施例を示すクロック信号発生回路の
ブロック回路図及びその信号のタイミング・チャート図
、第５図及び第６図はそれぞれ従来のクロック信号発生
回路のブロック回路図及びその信号のタイミング・チャ
ート図である。
１００・・・クロック信号発生回路部、１０１・・・ラ
ッチ回路部、１０２・・・誤動作検出回路部、Ｇ１０、
Ｇ１２．Ｇ１３．Ｇ１５．Ｇ１６．Ｇ１９、Ｇ４４．Ｇ
４５・・・インバータ、Ｇｌｌ、Ｇ１４、Ｇ２３・・・
ノア・ゲート、Ｇ３１．Ｇ３４．Ｇ４３・・・ナンド・
ゲート、Ｇ１７．Ｇ１８．Ｇ２０．Ｇ２１．Ｇ２２・・
・アンド・ノア・ゲート、Ｇ３７．Ｇ３８．Ｇ４０．Ｇ
４１．Ｇ４２・・・オア・ナンド・ゲート、ＲＩＯ，Ｒ
１１・・・配線抵抗、Ｓ１２．Ｓ１３・・・クロック信
号、ＣＩＯ，Ｃ１１・・・配線容量、Ａ−Ｂ−Ｃ・・・
入力端子、Ｄ・・・検出端子。
ッチ回路部、１０２・・・誤動作検出回路部、Ｇ１０、
Ｇ１２．Ｇ１３．Ｇ１５．Ｇ１６．Ｇ１９、Ｇ４４．Ｇ
４５・・・インバータ、Ｇｌｌ、Ｇ１４、Ｇ２３・・・
ノア・ゲート、Ｇ３１．Ｇ３４．Ｇ４３・・・ナンド・
ゲート、Ｇ１７．Ｇ１８．Ｇ２０．Ｇ２１．Ｇ２２・・
・アンド・ノア・ゲート、Ｇ３７．Ｇ３８．Ｇ４０．Ｇ
４１．Ｇ４２・・・オア・ナンド・ゲート、ＲＩＯ，Ｒ
１１・・・配線抵抗、Ｓ１２．Ｓ１３・・・クロック信
号、ＣＩＯ，Ｃ１１・・・配線容量、Ａ−Ｂ−Ｃ・・・
入力端子、Ｄ・・・検出端子。
Claims (1)
- ２相クロック信号を発生するクロック信号発生回路にお
いて、前記２相クロック信号出力端子間に該２相クロッ
ク信号の第１及び第２のクロック信号の論理積信号でセ
ットされＣＰＵを初期化するためのリセット信号でリセ
ットされるフリップ・フロップが挿入されることを特徴
とするクロック信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258430A JPH02105721A (ja) | 1988-10-14 | 1988-10-14 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258430A JPH02105721A (ja) | 1988-10-14 | 1988-10-14 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105721A true JPH02105721A (ja) | 1990-04-18 |
Family
ID=17320104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258430A Pending JPH02105721A (ja) | 1988-10-14 | 1988-10-14 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
-
1988
- 1988-10-14 JP JP63258430A patent/JPH02105721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103727U (ja) * | 1991-01-22 | 1992-09-07 | 三洋電機株式会社 | クロツク作成回路 |
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