JPH04296112A - レジスタ回路 - Google Patents
レジスタ回路Info
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- JPH04296112A JPH04296112A JP3061726A JP6172691A JPH04296112A JP H04296112 A JPH04296112 A JP H04296112A JP 3061726 A JP3061726 A JP 3061726A JP 6172691 A JP6172691 A JP 6172691A JP H04296112 A JPH04296112 A JP H04296112A
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- JP
- Japan
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- circuit
- signal
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- 230000000737 periodic effect Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、レジスタ回路に関し、
特に内部クロックを一定レベルに停止して低消費電力に
するモード(以後ストップモードと称す。)を有するマ
イクロコンピュータ或いはマイクロプロセッサで使用さ
れるレジスタ回路に関する。
特に内部クロックを一定レベルに停止して低消費電力に
するモード(以後ストップモードと称す。)を有するマ
イクロコンピュータ或いはマイクロプロセッサで使用さ
れるレジスタ回路に関する。
【0002】
【従来の技術】従来、マイクロコンピュータ等の大規模
集積回路(以後LSIと略す。)で使用されていたレジ
スタ回路の中で代表的な回路を図4に示す。
集積回路(以後LSIと略す。)で使用されていたレジ
スタ回路の中で代表的な回路を図4に示す。
【0003】図4に示すように、従来例は、Nチャンネ
ル型電界効果型トランジスタ(以後トランジスタと略す
。)1とPチャンネル型トランジスタ2の並列回路と、
反転回路(以後インバータと称す。)4とインバータ5
との帰還ループ回路と、インバータ6から構成されてい
た。
ル型電界効果型トランジスタ(以後トランジスタと略す
。)1とPチャンネル型トランジスタ2の並列回路と、
反転回路(以後インバータと称す。)4とインバータ5
との帰還ループ回路と、インバータ6から構成されてい
た。
【0004】次に従来例の動作について簡単に説明する
。
。
【0005】LSIを動作させる周期的クロックφ1が
ハイレベル及びその逆相クロックφ1がローレベルにな
ると、前記並列回路はオン状態となり、入力信号Iは、
前記並列回路を伝達し、前記帰還ループ回路のインバー
タ5のオン抵抗を充分大きく設計すれば、入力信号Iは
、インバータ4,6を伝達し出力信号Qとなる。ここで
クロックφ1がローレベル及びφ1がハイレベルになる
と、前記並列回路はオフし、出力信号Qは前記帰還ルー
プ回路により前記並列回路がオフする直前の入力信号I
を出力することになる。
ハイレベル及びその逆相クロックφ1がローレベルにな
ると、前記並列回路はオン状態となり、入力信号Iは、
前記並列回路を伝達し、前記帰還ループ回路のインバー
タ5のオン抵抗を充分大きく設計すれば、入力信号Iは
、インバータ4,6を伝達し出力信号Qとなる。ここで
クロックφ1がローレベル及びφ1がハイレベルになる
と、前記並列回路はオフし、出力信号Qは前記帰還ルー
プ回路により前記並列回路がオフする直前の入力信号I
を出力することになる。
【0006】又ストップモードでクロックφ1がローレ
ベル及びφ1がハイレベルに停止して、前記並列回路が
オフした場合も、出力信号Qはオフ直前の入力信号Iを
出力する。
ベル及びφ1がハイレベルに停止して、前記並列回路が
オフした場合も、出力信号Qはオフ直前の入力信号Iを
出力する。
【0007】
【発明が解決しようとする課題】LSIのストップ電流
(ストップモード時の電源電流)をデータシートに示さ
れる規格値内かどうか検査する場合、従来のレジスタ回
路では、図5に示す如く例えばインバータ4の入力が何
らかの要因により接地線9と抵抗18を介してショート
した場合、検査用のテストパターンで入力信号Iのデー
タをローレベルにしか設定していなければ抵抗16を介
して電流が流れない為、実際のストップ電流が規格値よ
りも大きいとした場合にも、検査で除去することができ
なかった。すなわちLSI内部のレジスタ回路は多数有
り、この全てのレジスタ回路出力をハイレベル又はロー
レベルに状態設定した後に、ストップ電流を測定するこ
とは、LSIを検査するためのテストパターン設計が複
雑になりかつテストパターン設計工数も大きくなる問題
があった。
(ストップモード時の電源電流)をデータシートに示さ
れる規格値内かどうか検査する場合、従来のレジスタ回
路では、図5に示す如く例えばインバータ4の入力が何
らかの要因により接地線9と抵抗18を介してショート
した場合、検査用のテストパターンで入力信号Iのデー
タをローレベルにしか設定していなければ抵抗16を介
して電流が流れない為、実際のストップ電流が規格値よ
りも大きいとした場合にも、検査で除去することができ
なかった。すなわちLSI内部のレジスタ回路は多数有
り、この全てのレジスタ回路出力をハイレベル又はロー
レベルに状態設定した後に、ストップ電流を測定するこ
とは、LSIを検査するためのテストパターン設計が複
雑になりかつテストパターン設計工数も大きくなる問題
があった。
【0008】
【課題を解決するための手段】本発明のレジスタ回路は
、ストップモードを生起するためのストップ信号とレジ
スタ回路出力をセット又はリセットする為の信号とのゲ
ート回路と前記ゲート回路出力によりレジスタ回路出力
をセット又はリセットさせる回路手段とを有する。
、ストップモードを生起するためのストップ信号とレジ
スタ回路出力をセット又はリセットする為の信号とのゲ
ート回路と前記ゲート回路出力によりレジスタ回路出力
をセット又はリセットさせる回路手段とを有する。
【0009】
【実施例】次に本発明について図面を参照して説明する
。図1は本発明の一実施例のレジスタ回路である。図4
と重複する部分は省略して説明する。Nチャンネル型ト
ランジスタ1とPチャンネル型トランジスタ2との並列
回路と、インバータ4と5の帰還ループ回路との接続点
にPチャンネル型トランジスタ8及びNチャンネル型ト
ランジスタ7を各々電源線10及び接地線9との間に接
続する。又、ストップ信号14と、レジスタ出力信号Q
をハイレベルにするためのセット信号15とのゲート回
路12がPチャンネル型トランジスタ8のゲート電極1
7に入力される。更に、ストップ信号14と、レジスタ
出力信号Qをローレベルにするためのリセット信号13
とのゲート回路11が、Nチャンネル型トランジスタ7
のゲート電極16に入力される。
。図1は本発明の一実施例のレジスタ回路である。図4
と重複する部分は省略して説明する。Nチャンネル型ト
ランジスタ1とPチャンネル型トランジスタ2との並列
回路と、インバータ4と5の帰還ループ回路との接続点
にPチャンネル型トランジスタ8及びNチャンネル型ト
ランジスタ7を各々電源線10及び接地線9との間に接
続する。又、ストップ信号14と、レジスタ出力信号Q
をハイレベルにするためのセット信号15とのゲート回
路12がPチャンネル型トランジスタ8のゲート電極1
7に入力される。更に、ストップ信号14と、レジスタ
出力信号Qをローレベルにするためのリセット信号13
とのゲート回路11が、Nチャンネル型トランジスタ7
のゲート電極16に入力される。
【0010】次に動作について図2を用いて説明する。
帰還ループ回路を構成するインバータ4の入力が何らか
の要因により、接地線9に抵抗18を介してショートし
たとする。LSIがストップモードになり、クロックφ
1が一定のローレベル及び逆相クロックφ1が一定のハ
イレベルに停止すると、Nチャンネル型トランジスタ1
とPチャンネル型トランジスタ2の並列回路はオフして
入力信号を受付けなくなる。又ストップモードを生起す
るストップ信号14が、ストップモード時にハイレベル
でセット信号15がハイレベル、リセット信号14がロ
ーレベルとすると、Pチャンネル型トランジスタ8はオ
ンし、Nチャンネル型トランジスタ7はオフする。従っ
て電源線から、Pチャンネル型トランジスタ8及び抵抗
18,接地線9を介して貫通電流が流れる為、規格値以
上の電流であれば、検査でストップ電流不良を除去可能
である。
の要因により、接地線9に抵抗18を介してショートし
たとする。LSIがストップモードになり、クロックφ
1が一定のローレベル及び逆相クロックφ1が一定のハ
イレベルに停止すると、Nチャンネル型トランジスタ1
とPチャンネル型トランジスタ2の並列回路はオフして
入力信号を受付けなくなる。又ストップモードを生起す
るストップ信号14が、ストップモード時にハイレベル
でセット信号15がハイレベル、リセット信号14がロ
ーレベルとすると、Pチャンネル型トランジスタ8はオ
ンし、Nチャンネル型トランジスタ7はオフする。従っ
て電源線から、Pチャンネル型トランジスタ8及び抵抗
18,接地線9を介して貫通電流が流れる為、規格値以
上の電流であれば、検査でストップ電流不良を除去可能
である。
【0011】又図3の通り、何らかの要因により、前記
帰還ループ回路を構成するインバータ4の入力が電源線
10にショートしたとする。この場合は、ストップ信号
14がハイレベル、リセット信号13がハイレベル、セ
ット信号15がローレベルとすると、Pチャンネル型ト
ランジスタ8はオフし、Nチャンネル型トランジスタ7
はオンする為、電源線10,抵抗18,Nチャンネル型
トランジスタ7,接地線9を介して貫通電流が流れ、こ
れがストップ電流の規格値以上であれば、ストップ電流
不良を除去可能である。更にレジスタ回路セット信号又
はリセット信号をLSIのインストラクションとして命
令セットの中に準備しておけば全レジスタに一回の命令
でセット信号又はリセット信号を設定できる為、ストッ
プモードで全レジスタのストップ電流不良を除去可能で
ある。尚ストップモード以外ではストップ信号がローレ
ベルである為、レジスタ回路セット信号又はリセット信
号は、LSIの動作に影響を与えない。
帰還ループ回路を構成するインバータ4の入力が電源線
10にショートしたとする。この場合は、ストップ信号
14がハイレベル、リセット信号13がハイレベル、セ
ット信号15がローレベルとすると、Pチャンネル型ト
ランジスタ8はオフし、Nチャンネル型トランジスタ7
はオンする為、電源線10,抵抗18,Nチャンネル型
トランジスタ7,接地線9を介して貫通電流が流れ、こ
れがストップ電流の規格値以上であれば、ストップ電流
不良を除去可能である。更にレジスタ回路セット信号又
はリセット信号をLSIのインストラクションとして命
令セットの中に準備しておけば全レジスタに一回の命令
でセット信号又はリセット信号を設定できる為、ストッ
プモードで全レジスタのストップ電流不良を除去可能で
ある。尚ストップモード以外ではストップ信号がローレ
ベルである為、レジスタ回路セット信号又はリセット信
号は、LSIの動作に影響を与えない。
【0012】
【発明の効果】以上説明したように本発明は、簡単な回
路を追加することにより、従来例では除去するのが難し
いレジスタ回路が寄因するストップ電流不良を容易に検
査で除去でき、LSIの信頼生・品質を向上させる効果
を有する。
路を追加することにより、従来例では除去するのが難し
いレジスタ回路が寄因するストップ電流不良を容易に検
査で除去でき、LSIの信頼生・品質を向上させる効果
を有する。
【図1】本発明の一実施例の回路図である。
【図2】本実施例の効果の一例を示す回路図である。
【図3】本実施例の効果の他の例を示す回路図である。
【図4】従来例の回路図である。
【図5】従来例の問題点を示す回路図である。
1 Nチャンネル型トランジスタ2 Pチ
ャンネル型トランジスタ3〜6 インバータ 7 Nチャンネル型トランジスタ8 Pチ
ャンネル型トランジスタ9 接地線 10 電源線 11 ゲート回路(AND回路)12 ゲ
ート回路(NAND回路)13 リセット信号 14 セット信号 15 ストップ信号 16〜17 ゲート電極 18 抵抗
ャンネル型トランジスタ3〜6 インバータ 7 Nチャンネル型トランジスタ8 Pチ
ャンネル型トランジスタ9 接地線 10 電源線 11 ゲート回路(AND回路)12 ゲ
ート回路(NAND回路)13 リセット信号 14 セット信号 15 ストップ信号 16〜17 ゲート電極 18 抵抗
Claims (1)
- 【請求項1】 周期クロック停止信号とレジスタ回路
セット信号又はリセット信号とのゲート回路と、前記ゲ
ート回路出力によりレジスタ回路出力をセット又はリセ
ットできる回路手段とを有する事を特徴とするレジスタ
回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06172691A JP3225528B2 (ja) | 1991-03-26 | 1991-03-26 | レジスタ回路 |
KR1019920004823A KR0170001B1 (ko) | 1991-03-26 | 1992-03-25 | 레지스터 회로 |
US07/857,768 US5212410A (en) | 1991-03-26 | 1992-03-26 | Register circuit in which a stop current may be measured |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06172691A JP3225528B2 (ja) | 1991-03-26 | 1991-03-26 | レジスタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04296112A true JPH04296112A (ja) | 1992-10-20 |
JP3225528B2 JP3225528B2 (ja) | 2001-11-05 |
Family
ID=13179513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06172691A Expired - Fee Related JP3225528B2 (ja) | 1991-03-26 | 1991-03-26 | レジスタ回路 |
Country Status (3)
Country | Link |
---|---|
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JP (1) | JP3225528B2 (ja) |
KR (1) | KR0170001B1 (ja) |
Families Citing this family (4)
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US5376848A (en) * | 1993-04-05 | 1994-12-27 | Motorola, Inc. | Delay matching circuit |
DE19611520A1 (de) * | 1996-03-23 | 1997-09-25 | Bosch Gmbh Robert | System zum Test eines in einem Steuergerät eingebauten Rechners |
US6060926A (en) * | 1998-02-01 | 2000-05-09 | American Meter Company | Pulse conditioning circuit |
KR100799132B1 (ko) * | 2006-06-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 초기값변경이 가능한 모드레지스터셋회로. |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
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US3676702A (en) * | 1971-01-04 | 1972-07-11 | Rca Corp | Comparator circuit |
US3781573A (en) * | 1972-09-05 | 1973-12-25 | Honeywell Inf Systems | Solid-state long-period timer |
US3812384A (en) * | 1973-05-17 | 1974-05-21 | Rca Corp | Set-reset flip-flop |
US4506165A (en) * | 1982-06-30 | 1985-03-19 | At&T Bell Laboratories | Noise rejection Set-Reset Flip-Flop circuitry |
JPS622715A (ja) * | 1985-06-28 | 1987-01-08 | Toshiba Corp | 論理集積回路 |
EP0215494A1 (en) * | 1985-09-18 | 1987-03-25 | The Boeing Company | Two-state memory device |
JPS62252211A (ja) * | 1986-04-25 | 1987-11-04 | Oki Electric Ind Co Ltd | デ−タラツチ回路 |
JPS6318814A (ja) * | 1986-07-11 | 1988-01-26 | Nec Corp | フリツプフロツプ回路 |
JP2549109B2 (ja) * | 1987-03-26 | 1996-10-30 | 株式会社東芝 | 半導体回路 |
US4806786A (en) * | 1987-11-02 | 1989-02-21 | Motorola, Inc. | Edge set/reset latch circuit having low device count |
US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
US4913325A (en) * | 1989-08-30 | 1990-04-03 | Cacicedo Paulino A | Needle threading apparatus |
JP2621993B2 (ja) * | 1989-09-05 | 1997-06-18 | 株式会社東芝 | フリップフロップ回路 |
US5165046A (en) * | 1989-11-06 | 1992-11-17 | Micron Technology, Inc. | High speed CMOS driver circuit |
JPH03219717A (ja) * | 1989-11-15 | 1991-09-27 | Nec Corp | 同期型rsフリップフロップ回路 |
US5001369A (en) * | 1990-07-02 | 1991-03-19 | Micron Technology, Inc. | Low noise output buffer circuit |
US5132577A (en) * | 1991-04-11 | 1992-07-21 | National Semiconductor Corporation | High speed passgate, latch and flip-flop circuits |
-
1991
- 1991-03-26 JP JP06172691A patent/JP3225528B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-25 KR KR1019920004823A patent/KR0170001B1/ko not_active IP Right Cessation
- 1992-03-26 US US07/857,768 patent/US5212410A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5212410A (en) | 1993-05-18 |
KR0170001B1 (ko) | 1999-03-30 |
JP3225528B2 (ja) | 2001-11-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010731 |
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LAPS | Cancellation because of no payment of annual fees |