JPS6318814A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS6318814A JPS6318814A JP61163039A JP16303986A JPS6318814A JP S6318814 A JPS6318814 A JP S6318814A JP 61163039 A JP61163039 A JP 61163039A JP 16303986 A JP16303986 A JP 16303986A JP S6318814 A JPS6318814 A JP S6318814A
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 244000005894 Albizia lebbeck Species 0.000 description 1
- 244000171726 Scotch broom Species 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にリセットまたはプ
リセット入力を必要とするフリップフロップ回路に関す
る。
リセット入力を必要とするフリップフロップ回路に関す
る。
従来、マスタースレーブ型フリップフロップ回路におい
ては、正帰還ループを利用したマスターフリップ７０ツ
ブおよびスレーブフリップフロップ回路が用いられてい
る。この回路は、単純な構成でしかもスタティック型で
あるので、電源さえ確保されればデータは保存されると
いう特性をもっている。
ては、正帰還ループを利用したマスターフリップ７０ツ
ブおよびスレーブフリップフロップ回路が用いられてい
る。この回路は、単純な構成でしかもスタティック型で
あるので、電源さえ確保されればデータは保存されると
いう特性をもっている。
第６図は、相補型ＭＯＳトランジスタを使用したりセッ
ト入力端子付遅延型マスタ−スレーブフリップフロップ
回路（Ｄ−ＦＦ）の従来例である。
ト入力端子付遅延型マスタ−スレーブフリップフロップ
回路（Ｄ−ＦＦ）の従来例である。
第６図の回路において、クロック信号φが′０”のとき
伝達ゲート１はオンになり開き、伝達ゲー冬 トはオフになり閉じる。また、φが”１”のとさ伝達ゲ
ート１はオフにな）閉じ、伝達ゲート２はオンにな９開
く。今、リセット入力端子Ｒが”０“でクロック信号φ
が”０゛である時データ入力端子りに１゛が入力された
場合、マスター７リツプフロツプのインバータの出力は
”０”となシ、ＮＯＲ回路４の出力は“１”となる。イ
ンバータ３とＮＯＲ回路４は正帰還ループとなっておシ
、伝達ゲート１が閉じてもデータ入力端子から入力され
たｌ”は保持される。
伝達ゲート１はオンになり開き、伝達ゲー冬 トはオフになり閉じる。また、φが”１”のとさ伝達ゲ
ート１はオフにな）閉じ、伝達ゲート２はオンにな９開
く。今、リセット入力端子Ｒが”０“でクロック信号φ
が”０゛である時データ入力端子りに１゛が入力された
場合、マスター７リツプフロツプのインバータの出力は
”０”となシ、ＮＯＲ回路４の出力は“１”となる。イ
ンバータ３とＮＯＲ回路４は正帰還ループとなっておシ
、伝達ゲート１が閉じてもデータ入力端子から入力され
たｌ”は保持される。
またクロック信号φが１００から＠１″になった時マス
ター７リツプフロツプのインバータ３の出力はスレーブ
７リツプフロツプの伝達ゲート２が開きインバータ５の
入力に０”が送られてインバータ５の出力は”１”とな
る。インバータ６の出力はインバータ５の入力に正帰還
で接続されているから、伝達ゲート４が閉じてもスレー
ブスリップフロップに入力された′θ″′は保持される
。
ター７リツプフロツプのインバータ３の出力はスレーブ
７リツプフロツプの伝達ゲート２が開きインバータ５の
入力に０”が送られてインバータ５の出力は”１”とな
る。インバータ６の出力はインバータ５の入力に正帰還
で接続されているから、伝達ゲート４が閉じてもスレー
ブスリップフロップに入力された′θ″′は保持される
。
このＤ−ＦＦをリセットする場合は、伝達ゲート１が閉
じ、伝達ゲート２が開いている時にリセット入力端子Ｒ
を１”にすれば良い。
じ、伝達ゲート２が開いている時にリセット入力端子Ｒ
を１”にすれば良い。
上述した従来のリセット付Ｄ−ＦＦＦｉ非同期で用いら
れる場合、伝達ゲート１が閉じている場合はＮＯＲ回路
４によシ充分リセットできるが、伝達ゲート１が開いて
いる場合、ＮＯＲ回路４のｇｍは一般に小さくデータ入
力端子りの信号によ］ＮＯＲ回路４の出力が影響を受け
る。すなわち第７図に示す通り、データ人力信号が同図
（ｂ）の如く時刻Ｔ１で１１”で、かつクロック信号φ
が同図（ＪＬ）の如く１１°から″０”Ｋ変化するとイ
ンバータ３の入力は同図（ｄ）の如く“１”にな夛、イ
ンバータ３の出力信号は（ｅ）の如く“０”になる。こ
のときＤ−ＦＦの出力端子Ｑの信号（ｆ）＃ｉ”０”で
ある。
れる場合、伝達ゲート１が閉じている場合はＮＯＲ回路
４によシ充分リセットできるが、伝達ゲート１が開いて
いる場合、ＮＯＲ回路４のｇｍは一般に小さくデータ入
力端子りの信号によ］ＮＯＲ回路４の出力が影響を受け
る。すなわち第７図に示す通り、データ人力信号が同図
（ｂ）の如く時刻Ｔ１で１１”で、かつクロック信号φ
が同図（ＪＬ）の如く１１°から″０”Ｋ変化するとイ
ンバータ３の入力は同図（ｄ）の如く“１”にな夛、イ
ンバータ３の出力信号は（ｅ）の如く“０”になる。こ
のときＤ−ＦＦの出力端子Ｑの信号（ｆ）＃ｉ”０”で
ある。
時刻Ｔ２から１４間にリセット入力端子Ｒに同図（ｅ）
のように′″ｌ“が入ると、ＮＯＲ回ｗＩ４の出力は＠
θ″となるが、データ入力は′１“であるからクロック
信号φが′０″である間は、インバータ３の入力すなわ
ちＮＯＲ回路４の出力は１１”のままとなる。クロック
信号φが１“となると、伝達ゲート１は閉じて、データ
入力端子りとは切離され、インバータ３０入力は、ＮＯ
Ｒ回路４の出力によυ′″Ｏ”に変化することになる。
のように′″ｌ“が入ると、ＮＯＲ回ｗＩ４の出力は＠
θ″となるが、データ入力は′１“であるからクロック
信号φが′０″である間は、インバータ３の入力すなわ
ちＮＯＲ回路４の出力は１１”のままとなる。クロック
信号φが１“となると、伝達ゲート１は閉じて、データ
入力端子りとは切離され、インバータ３０入力は、ＮＯ
Ｒ回路４の出力によυ′″Ｏ”に変化することになる。
しかしクロック信号が＠０”から′″１゛になって少し
遅れてリセット入力端子Ｒの信号が”１”から′０”Ｋ
なった場合、ＮＯ′Ｒ回路４の出力は”１°となるので
インバータ３の出力は反転されないうちにふたたび０”
となる。すなわち第７図（ｄ） 、 （ｅ） 。
遅れてリセット入力端子Ｒの信号が”１”から′０”Ｋ
なった場合、ＮＯ′Ｒ回路４の出力は”１°となるので
インバータ３の出力は反転されないうちにふたたび０”
となる。すなわち第７図（ｄ） 、 （ｅ） 。
（ｆ）の−点鎖Ｎｉ’ｌＣ示す変化が要求されるＫもか
かわらず冥想に示す変化となシ、リセットされない状態
となるという欠点があった。
かわらず冥想に示す変化となシ、リセットされない状態
となるという欠点があった。
本発明の７リツプ７０ツブ回路は、データ入力端子と第
１の伝達ゲートを介して接続されたマスターフリップフ
ロップ回路とこのマスターフリップフロップ回路と第２
の伝達ゲートを介して接続さｎたスレーブフリップフロ
ップ回路とを有するＤ−ＦＦの少くともマスターフリッ
プフロップ回路のクロック端子にクロック入力とリセッ
ト入力あるいはクロック入力とプリセット入力の論理和
出力あるいは論理積出力を加えている。
１の伝達ゲートを介して接続されたマスターフリップフ
ロップ回路とこのマスターフリップフロップ回路と第２
の伝達ゲートを介して接続さｎたスレーブフリップフロ
ップ回路とを有するＤ−ＦＦの少くともマスターフリッ
プフロップ回路のクロック端子にクロック入力とリセッ
ト入力あるいはクロック入力とプリセット入力の論理和
出力あるいは論理積出力を加えている。
かかる構成によれば、上述した従来の正帰還ループを利
用したＤ−ＦＦ回路に対し、データ入力端子からマスタ
ーフリップフロップ回路に入力された信号と正帰還ルー
プからのマスターフリップフロップ回路に入力された信
号とが互いに引張シ合うことがなく、リセットやプリセ
ットが完全に行なわれる。
用したＤ−ＦＦ回路に対し、データ入力端子からマスタ
ーフリップフロップ回路に入力された信号と正帰還ルー
プからのマスターフリップフロップ回路に入力された信
号とが互いに引張シ合うことがなく、リセットやプリセ
ットが完全に行なわれる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である。第６図の従来技
術と同等の部分には同−記号上もって示している。第１
図の回路では第１の伝達ゲートにはクロックφとリセッ
ト信号ＲとをＮＯＲゲート８に加え、その出力１Ｎｃｈ
ＦＥＴに、又インバータで反転したものｆｔＰｃｈＦＥ
Ｔに加えている。したがってリセット信号Ｒが１０″で
ある場合、マスター７リツプフロツプの第１の伝達ゲー
ト１のＰｃｈＭＯ８ＦＥＴのゲートには、りＣｌツクφ
、ＮｃｈＦＥＴのゲートには、クロックφが入力され、
従来のＤ−ＦＦと同様の動作をする。
術と同等の部分には同−記号上もって示している。第１
図の回路では第１の伝達ゲートにはクロックφとリセッ
ト信号ＲとをＮＯＲゲート８に加え、その出力１Ｎｃｈ
ＦＥＴに、又インバータで反転したものｆｔＰｃｈＦＥ
Ｔに加えている。したがってリセット信号Ｒが１０″で
ある場合、マスター７リツプフロツプの第１の伝達ゲー
ト１のＰｃｈＭＯ８ＦＥＴのゲートには、りＣｌツクφ
、ＮｃｈＦＥＴのゲートには、クロックφが入力され、
従来のＤ−ＦＦと同様の動作をする。
第２図は第１図のリセット付Ｄ−ＦＦにリセット信号Ｒ
が非同期に入力された場合を示すタイミングチャートで
ある。すなわちデータ入力端子の入力信号りが同図（ｂ
）のごとく時刻Ｔ１で′１”で、かつクロック信号φが
同図（ａ）のごとく、“１”から”０”に変化するとイ
ンバータ３０入力信号は同図（ｄ）のごとく”１”にな
り、インバータ３の出力信号は同図（ｅ）のごとく０”
になる。その時、Ｄ−ＦＦの出力端子からの出力信号Ｑ
は同図（ｆ）のように”０“である。時刻で２でリセッ
ト信号Ｒが同図（ｄ）のように”１”になると、ＮＯＲ
ゲート８の出力は“０”となり、インバータ７の出力は
１″′となる。
が非同期に入力された場合を示すタイミングチャートで
ある。すなわちデータ入力端子の入力信号りが同図（ｂ
）のごとく時刻Ｔ１で′１”で、かつクロック信号φが
同図（ａ）のごとく、“１”から”０”に変化するとイ
ンバータ３０入力信号は同図（ｄ）のごとく”１”にな
り、インバータ３の出力信号は同図（ｅ）のごとく０”
になる。その時、Ｄ−ＦＦの出力端子からの出力信号Ｑ
は同図（ｆ）のように”０“である。時刻で２でリセッ
ト信号Ｒが同図（ｄ）のように”１”になると、ＮＯＲ
ゲート８の出力は“０”となり、インバータ７の出力は
１″′となる。
従って伝達ゲート１は閉じられる。またＮＯＲゲート４
の出力は＠０”とな）インバータ３を反転させる。時刻
Ｔ３でクロック信号φは“０”から１１”になシ、スレ
ーブ７リツプフロツプ側ヘリセツトされた信号を転送す
る。すなわちクロック信号φがＯ”の間にリセット信号
Ｒが”１”となることによりリセットされるのであシ、
リセット信号只のホールド時間は′″０”であっても確
実にリセットできる。
の出力は＠０”とな）インバータ３を反転させる。時刻
Ｔ３でクロック信号φは“０”から１１”になシ、スレ
ーブ７リツプフロツプ側ヘリセツトされた信号を転送す
る。すなわちクロック信号φがＯ”の間にリセット信号
Ｒが”１”となることによりリセットされるのであシ、
リセット信号只のホールド時間は′″０”であっても確
実にリセットできる。
第３図は本発明の第２の実施例の回路構成図であり、第
１図のマスターフリップフロップのＮＯＲゲート４の代
りにインバータ１４とＮｃｈＭＯ５トランジスタ９を使
用し、第１図のＮＯＲゲート４と比べてトランジスタを
１個軽減している。
１図のマスターフリップフロップのＮＯＲゲート４の代
りにインバータ１４とＮｃｈＭＯ５トランジスタ９を使
用し、第１図のＮＯＲゲート４と比べてトランジスタを
１個軽減している。
第４図は本発明の第３の実施例の回路構成図であシ、第
１図のリセットＲの代わりにプリセット信号ＰＲを用い
ている。
１図のリセットＲの代わりにプリセット信号ＰＲを用い
ている。
この場合、マスター７リツプ７０フプの帰還回路にはＮ
Ａ Ｎ Ｄゲート２４が用いられ、クロック信号φと
プリセット信号ＰＲとはＮＡＮＤゲート２８で否定論理
積がとられている。ＮＡＮＤゲート２８け、プリセット
信号ＰＲが′″０”の時に１１”となるようにしである
。よって伝達ゲート１は閉じＮＡＮＤゲート２４の出力
が、１１”になることによシブリセットされる。
Ａ Ｎ Ｄゲート２４が用いられ、クロック信号φと
プリセット信号ＰＲとはＮＡＮＤゲート２８で否定論理
積がとられている。ＮＡＮＤゲート２８け、プリセット
信号ＰＲが′″０”の時に１１”となるようにしである
。よって伝達ゲート１は閉じＮＡＮＤゲート２４の出力
が、１１”になることによシブリセットされる。
第５図は本発明の第４の実施例の回路構成図であり、ク
ロックφとリセット信号ＲとをＮＯＲゲート８に加えイ
ンバータ７で相補の信号としたものをマスター７リツプ
フロツプの第１の伝達ゲートの外にスレーブ７リツプ７
０ツブの第２の伝達ゲート２にも入力し、リセット時に
はマスターフリップ７ｏツブとスレーブフリップ７０ツ
グのどちらも強制的にリセットするようにしている。第
５図の実施例の場合、従来例の回路を使用し、Ｄ−ＦＦ
の第１および第２の伝達ゲート１，２にクロック信号φ
とリセット信号凡の論理和を入力するようにしているの
でＬＳＩ設計の際従来の回路ブロックを使用できる利点
がある。また多段のシフトレジスターやカクンタ回路を
構成する際においてもインバータ７やＮＯＲゲート８は
１コで済み段数分増やす必要がない。
ロックφとリセット信号ＲとをＮＯＲゲート８に加えイ
ンバータ７で相補の信号としたものをマスター７リツプ
フロツプの第１の伝達ゲートの外にスレーブ７リツプ７
０ツブの第２の伝達ゲート２にも入力し、リセット時に
はマスターフリップ７ｏツブとスレーブフリップ７０ツ
グのどちらも強制的にリセットするようにしている。第
５図の実施例の場合、従来例の回路を使用し、Ｄ−ＦＦ
の第１および第２の伝達ゲート１，２にクロック信号φ
とリセット信号凡の論理和を入力するようにしているの
でＬＳＩ設計の際従来の回路ブロックを使用できる利点
がある。また多段のシフトレジスターやカクンタ回路を
構成する際においてもインバータ７やＮＯＲゲート８は
１コで済み段数分増やす必要がない。
以上説明したように本発明は、正帰還ループを利用した
マスタ−スレーブフリップフロップ回路において、非同
期にリセッ）ｔたはプリセットするｊＪｌ、Ｄ−ＦＦの
マスターフリップ７０ツブのクロック端子にクロック入
力とリセット入力あるいはクロック入力とプリセット入
力の論理積を入力することにより確実にリセット、プリ
セットでき、またＤ−ＦＦ内部回路をそのままにしクロ
ック入力を変更するのみなので論理積の回路は１セツト
のみでＤ−ＦＦを多段にできる効果がある。
マスタ−スレーブフリップフロップ回路において、非同
期にリセッ）ｔたはプリセットするｊＪｌ、Ｄ−ＦＦの
マスターフリップ７０ツブのクロック端子にクロック入
力とリセット入力あるいはクロック入力とプリセット入
力の論理積を入力することにより確実にリセット、プリ
セットでき、またＤ−ＦＦ内部回路をそのままにしクロ
ック入力を変更するのみなので論理積の回路は１セツト
のみでＤ−ＦＦを多段にできる効果がある。
第１図は本発明の第１の実施例の７リツプ７０ツブ回路
の等価回路図、第２図は第１図の７リツプフロツプ回路
を説明するためのタイミングチャート図、第３図、第４
図および第５図はそれぞれ本発明の第２．第３および第
４の実施例のフリップフロップ回路の等価回路図、第６
図は従来のフリップフロップ回路の等価回路図、第７図
は第６図の７リツプフロツプ回路を説明するためのタイ
ミングチャート図である。 １・・・・・・第１の伝達ゲート、２・・・・・・第２
の伝達ゲート、３，５，６，７．１４・・・・・・イン
バータ、４゜８・・・・・・ＮＯＲゲート、９・・・・
・・リセット用ＭＯ８）２ンジスタ、２４，２８・・・
・・・ＮＡＮＤゲート。 代理人 弁理士 内 原 ｗ −’！”“−目
ｌ −゛ ｒ −−−−−−−−−−−−−−−−−−−−−−
−−−。 箒 ｌ プ 茅 ２ 図 矛 ３ 呵 茅 ４ 田 ｆ ５ 図 茅 ７ 凹
の等価回路図、第２図は第１図の７リツプフロツプ回路
を説明するためのタイミングチャート図、第３図、第４
図および第５図はそれぞれ本発明の第２．第３および第
４の実施例のフリップフロップ回路の等価回路図、第６
図は従来のフリップフロップ回路の等価回路図、第７図
は第６図の７リツプフロツプ回路を説明するためのタイ
ミングチャート図である。 １・・・・・・第１の伝達ゲート、２・・・・・・第２
の伝達ゲート、３，５，６，７．１４・・・・・・イン
バータ、４゜８・・・・・・ＮＯＲゲート、９・・・・
・・リセット用ＭＯ８）２ンジスタ、２４，２８・・・
・・・ＮＡＮＤゲート。 代理人 弁理士 内 原 ｗ −’！”“−目
ｌ −゛ ｒ −−−−−−−−−−−−−−−−−−−−−−
−−−。 箒 ｌ プ 茅 ２ 図 矛 ３ 呵 茅 ４ 田 ｆ ５ 図 茅 ７ 凹
Claims (1)
- データ入力端子と第１の伝達ゲートを介して接続された
マスターフリップフロップ回路と、該マスターフリップ
フロップ回路と第２の伝達ゲートを介して接続されたス
レーブフリップフロップ回路とを有するＤ型フリップフ
ロップ回路の少くとも前記第１の伝達ゲートにクロック
入力とリセット入力、あるいはクロック入力とプリセッ
ト入力の論理和出力あるいは論理積出力を印加すること
を特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163039A JPS6318814A (ja) | 1986-07-11 | 1986-07-11 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163039A JPS6318814A (ja) | 1986-07-11 | 1986-07-11 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318814A true JPS6318814A (ja) | 1988-01-26 |
Family
ID=15766020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163039A Pending JPS6318814A (ja) | 1986-07-11 | 1986-07-11 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318814A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424504A (en) * | 1987-07-20 | 1989-01-26 | Sharp Kk | Logic circuit device |
| US4970407A (en) * | 1988-06-09 | 1990-11-13 | National Semiconductor Corporation | Asynchronously loadable D-type flip-flop |
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| KR100445433B1 (ko) * | 2002-03-21 | 2004-08-21 | 삼성에스디아이 주식회사 | 유기 전계발광 표시 장치와 그 구동 방법 및 구동 장치 |
| JP2006013816A (ja) * | 2004-06-24 | 2006-01-12 | Fujitsu Ltd | フリップフロップ回路及び半導体装置 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| US8395431B2 (en) | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| EP2984756A2 (en) * | 2013-04-12 | 2016-02-17 | Qualcomm Incorporated | A flip-flop with reduced retention voltage |
-
1986
- 1986-07-11 JP JP61163039A patent/JPS6318814A/ja active Pending
Cited By (13)
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