KR19980018501A - 래치 회로 - Google Patents

Abstract

본 발명은 상보형 신호이고, 상승 시간 또는 하강 시간중 어느 한쪽이 지연 신호를 고속으로 래치할 수 있는 래치 회로를 제공하는 것을 과제로 한다.

본 발명은 상보형으로 하강 시간보다도 상승 시간이 늦는 신호의 하강을 래치하는 경우는, 먼저 변화하는 신호의 하강을 NMOS 트랜지스터(1)를 통해 수신하여 래치하는 한편, 상승을 래치하는 경우에는 먼저 변화하는 신호의 하강에 의해 PMOS 트랜지스터(3)를 ON시켜서 래치 동작을 개시하도록 구성된다.

Description

래치 회로

본 발명은 상호 신호의 상승과 하강이 반대가 되어(이하, 상보형 신호라고 부른다), 상승 시간과 하강 시간이 다른 신호를 래치하는 래치 회로에 관한 것이다.

종래의 래치 회로는 클록 제어 인버터, 또는 CMOS형의 전송 게이트를 이용한 회로로 구성되어 있는 것이 많고, 종래의 래치 회로의 구성예를 도 6 및 도 7에 나타낸다.

도 6에 도시된 래치 회로는 입력 단자를 D로 하여 클록 신호 (φ)가 L(로우)레벨 또한 클록 신호를 반전한 반전 클록 신호(/φ, 이하 「/」는 반전 신호를 나타내는 것으로 한다)가 H(하이)레벨일 때에 입력 신호를 반전하여 전달하도록 한 클록 제어 인버터(101)와, 클록 제어 인버터(101)의 출력을 입력으로 한 인버터(102)와, 입력 단자에 인버터(102)의 출력을 접속하여 출력 단자를 클록 제어 인버터(101)의 출력과 접속하여 클록 신호가 H레벨 또한 반전 클록 신호가 L레벨일 때에 인버터(102)의 출력을 반전하여 전달하도록 한 클록 제어 인버터(103)와, 입력 단자를 클록 제어 인버터(101,103)의 출력으로 접속한 인버터(104)를 구비하여 구성되어 있다.

도 7에 도시된 래치 회로는, 입력 단자를 D로 하여 클록 신호가 L레벨 또한 반전 클록 신호가 H레벨일 때에, 입력 신호를 전달하도록 한 CMOS형 전송 게이트(105)와, 전송 게이트(105)를 입력으로 한 인버터(106)와, 인버터(106)의 출력을 입력으로 한 인버터(107)와, 입력 단자에 인버터(107)의 출력을 접속하고, 출력 단자를 전송 게이트(105)의 출력과 접속하여 클록 신호가 H레벨 또한 반전 클록 신호가 L레벨일 때에 신호를 전달하는 CMOS형 전송 게이트(108)와, 입력 단자를 전송 게이트(105,108)의 출력으로 접속한 인버터(109)를 구비하여 구성되어 있다.

상기의 래치 회로에서는 쌍방 모두, 클록 신호가 L레벨, 반전 클록 신호가 H레벨일 때, 1단째의 클록 제어 인버터(101) 또는 CMOS형 전송 게이트(105)가 열리고, 입력 단자 D에 부여되는 입력 신호가 수신되어 출력 단자 Q에 출력된다. 그 후, 클록 신호가 H레벨, 반전 클록 신호가 L레벨로 변화하면, 1단째의 게이트가 폐쇄하여, 현재의 출력(수신한 입력 신호)를 유지하는 회로가 ON 상태가 되므로, 입력 신호의 변화에 영향을 받지 않게 된다. 따라서, 다시 클록 신호가 L레벨로, 반전 클록 신호가 H레벨로 변화할 때까지, 그대로의 출력이 유지되게 된다.

이러한 래치 회로의 입력 신호를 출력하는 회로로서, 예컨대 도 8에 도시된 회로를 일례로 들어 설명한다.

도 8에 도시된 회로는 입력 신호가 입력 단자 D1, D2에 부여되고, 입력 신호를 반전한 반전 입력 신호가 입력 단자/D1, /D2에 부여되며, 입력 단자 D1을 소스 단자에 접속하고, 제어 신호 A를 게이트 입력으로 하는 NMOS의 전송 게이트(111)와, 입력 단자 D2를 소스 단자에 접속하며, 제어 신호 A를 반전한 반전 제어 신호/A를 게이트 입력으로 하여, 드레인 단자를 전송 게이트(111)의 드레인 단자와 접속한 NMOS의 전송 게이트(112)와, 입력 단자/D1을 소스 단자에 접속하고, 제어 신호 A를 게이트 입력으로 하는 NMOS의 전송 게이트(113)와, 입력 단자/D2를 소스 단자에 접속하며, 반전 제어 신호/A를 게이트 입력으로 하여, 드레인 단자를 전송 게이트(113)의 드레인 단자와 접속하는 NMOS의 전송 게이트(114)와, 전송 게이트(113) 및 전송 게이트(114)의 드레인 단자를 게이트 단자에 접속하고, 소스 단자를 전원에 접속한 PMOS 트랜지스터(115)와, 전송 게이트(111)의 드레인 단자 및 전송 게이트(112)의 드레인 단자를 게이트 단자에 접속하며, 소스 단자를 전원에 접속한 PMOS 트랜지스터(116)를 가지고, PMOS 트랜지스터(115)의 드레인 단자를 출력 단자OUT에 접속하며, PMOS 트랜지스터(116)의 드레인 단자를 출력 단자 OUT에 부여되는 출력 신호를 반전한 반전 출력 신호가 부여되는 출력 단자/OUT에 접속한 셀렉터 회로이다.

다음에, 이 셀렉터 회로의 동작에 대해서 설명한다.

우선, 제어 신호 A가 H레벨, 반전 제어 신호/A가 L레벨인 경우는 전송 게이트(111) 및 전송 게이트(113)는 열린 상태에 있고, 전송 게이트(112) 및 전송 게이트(114)는 폐쇄된 상태에 있다. 따라서, 입력 단자 D2, /D2는 출력 단자 OUT, /OUT로부터 분리되어 있고, 출력에 영향을 주지 않는다.

이러한 상태에 있어서, 입력 단자 D1이 H레벨일 때에는 전송 게이트(111)의 드레인 단자는 H레벨보다도 Vth(NMOS의 임계치)만큼 내려간 값으로 밖에 되지 않는다. 한편, 입력 단자/D1은 L이므로, 전송 게이트(113)는 드레인 단자, 즉 출력 단자/OUT로 고속으로 L레벨을 전파한다.

출력 단자/OUT가 L레벨이 되면, PMOS 트랜지스터(115)가 열리고, 전송 게이트(111)의 드레인 단자, 즉 출력 단자 OUT와 전원이 접속된다. 따라서, 출력 단자 OUT에는 Vth만큼 내려가지 않고 H레벨이 출력되게 된다.

한편, 입력 단자 D1이 L레벨일 때에는 입력 단자/D1은 H레벨이 되므로, 상기 의 동작과 반대로 되고, 전송 게이트(111)는 드레인 단자, 즉 출력 단자 OUT으로, 고속으로 L레벨이 전파되며, 전송 게이트(113)는 H레벨보다도 Vth만큼 내려 간 값밖에 전파하지 않는다. 그러나, 출력 단자 OUT가 L레벨로 되어 있기 때문에, PMOS 트랜지스터(116)가 ON하여 전원과 접속되므로, 출력 단자/OUT에는 H레벨이 정확하게 출력된다.

다음에, 제어 신호 A가 L레벨, 반전 제어 신호/A가 H레벨인 경우에는 전술한 제어 신호 A가 H레벨, 반전 제어 신호/A가 L레벨일 때의 전송 게이트(111)와 전송 게이트(112)가, 전송 게이트(113)와 전송 게이트(114)가 같은 동작을 하며, PMOS 트랜지스터(115,116)가 H레벨의 출력을 돕는 동작을 한다.

전술한 동작을 행하기 위해서 필연적으로, 출력 단자 OUT와 출력 단자/OUT에서는 L레벨의 전파쪽이 고속으로 행해지고, H레벨의 출력이 지연되어 버린다. 즉, 도 9의 출력 OUT, /OUT의 타이밍도에 도시된 바와 같이, 출력 OUT이 상승, 출력/OUT이 하강할 때에는, 출력/OUT에 비하여 출력 OUT의 변화가 지연되게 된다. 한편, 출력/OUT가 상승, 출력 OUT가 하강할 때에는 출력 OUT에 비하여 출력/OUT의 변화가 지연되게 된다.

이와 같이, 상보형의 출력을 가지며, 상승, 하강중 어느 한쪽의 출력만이 지연되는 것과 같은 회로의 출력을 래치하는 경우에, 도 6 또는 도 7에 도시된 종래의 래치 회로에서는, 도 8에 도시된 출력 OUT와 도 6 또는 도 7의 입력 D를 접속하면, 출력 OUT이 하강할 때에는 고속으로 동작하지만, 출력 OUT의 상승시에는 동작이 지연되고 있었다.

이상 설명한 바와 같이, 종래의 래치 회로는 상보형의 신호이며, 또한 상승 시간과 하강 시간이 다른 신호를 래치하는 경우에는, 상승 시간 또는 하강 시간이 느린 쪽으로 래치의 타이밍을 맞추게 되고, 상승 시간 또는 하강 시간이 빠름에도 불구하고, 래치 동작을 고속으로 행하는 것이 곤란하게 되어 있었다.

그래서, 본 발명은 상기에 감안하여 행해진 것으로서, 그 목적으로 하는 바는 상보형의 신호이며, 또한 상승 시간 또는 하강 시간중 어느 한쪽이 느린 신호를 고속으로 래치가능한 래치 회로를 제공하는데 있다.

도 1은 청구범위 제1항, 제2항, 제4항, 제5항 또는 제7항에 기재한 발명의 일실시 형태에 따른 래치 회로의 구성을 나타내는 도면.

도 2는 청구범위 제1항, 제2항, 제4항, 제5항 또는 제7항에 기재한 발명의 다른 실시 형태에 따른 래치 회로의 구성을 나타내는 도면.

도 3은 청구범위 제3항, 제4항, 제6항 또는 제7항에 기재한 발명의 일실시 형태 또는 다른 실시 형태에 따른 래치 회로의 구성을 나타내는 도면.

도 4는 청구범위 제3항, 제4항, 제6항, 제7항 또는 제8항에 기재한 발명의 일실시 형태 또는 다른 실시 형태에 따른 래치 회로의 구성을 나타내는 도면.

도 5는 청구범위 제3항, 제4항, 제6항 또는 제7항에 기재한 발명의 일실시 형태 또는 다른 실시 형태에 따른 래치 회로의 구성을 나타내는 도면.

도 6은 클록 제어 인버터를 이용한 종래의 래치 회로의 구성을 나타내는 도면.

도 7은 CMOS형의 전송 게이트를 이용한 종래의 래치 회로의 구성을 나타내는 도면.

도 8은 본 발명의 래치 회로의 입력 신호를 출력하는 회로의 구성을 나타내는 도면.

도 9는 도 8에 도시된 회로의 상보형 출력 신호를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1, 6, 7: NMOS 트랜지스터

2, 3, 5: PMOS 트랜지스터

4, 10, 11: 인버터

8, 9: 클록 제어 인버터

12: CMOS 전송 게이트

상기 목적을 달성하기 위해서, 청구범위 제1항에 기재한 발명은 제1 전달 제어 신호에 동기하여 제1 입력 신호를 전달제어하는 제1 전달 수단과, 제2 전달 제어 신호에 동기하여 전원전위를 전달제어하는 제2 전달 수단과, 제2 입력 신호에 동기하여 상기 전원전위를 전달제어하는 제3 전달 수단을 구비하고, 상기 전원전위와 상기 제1 전달 수단의 출력과의 사이에, 상기 제2 전달 수단과 상기 제3 전달 수단을 직렬접속하며, 상기 제1 입력 신호와 상기 제2 입력 신호는, 상승과 하강이 서로 반대가 되고, 또한 상승 시간과 하강 시간이 다르며, 상기 제1 전달 수단의 출력에 상기 제1 입력 신호를 래치하여 구성된다.

청구범위 제2항에 기재한 발명은, 청구범위 제1항에 기재한 래치 회로에 있어서, 상기 제1 전달 제어 신호는 클록 신호로 이루어지고, 상기 제2 전달 제어 신호는 상기 클록 신호를 반전한 반전 클록 신호로 이루어진다.

청구범위 제3항에 기재한 발명은, 청구범위 제1항에 기재한 래치 회로에 있어서, 상기 제1 전달 수단의 출력에 접속되고, 상기 제1 전달 수단의 출력에 래치된 상기 제1 입력 신호를 정적으로 유지하는 유지 회로를 가지며 구성된다.

청구범위 제4항에 기재한 발명은, 청구범위 제1항에 기재한 래치 회로에 있어서, 상기 제1 전달 수단의 출력에 접속되고, 상기 제1 전달 수단의 출력으로 래치된 상기 제1 입력 신호를 버퍼출력하는 버퍼 회로를 가지며 구성된다.

청구범위 제5항에 기재한 발명은, 클록 신호에 동기하여 제1 입력 신호를 전달제어하는 제1 도전형의 제1 FET(전계 효과 트랜지스터)와, 상기 클록 신호를 반전한 반전 클록 신호에 동기하여 전원전위를 전달제어하는 제2 도전형의 제2 FET와, 제2 입력 신호에 동기하여 상기 전원전위를 전달제어하는 제2 도전형의 제3 FET를 구비하고, 상기 전원전위와 상기 제1 FET의 드레인 단자와의 사이에, 상기 제2 FET와 상기 제3 FET를 직렬접속하며, 상기 제1 입력 신호와 상기 제2 입력 신호는, 상승과 하강이 서로 반대가 되고, 또한 상승 시간과 하강 시간이 다르며, 상기 제1 FET의 드레인 단자에 상기 제1 입력 신호를 래치하여 구성된다.

청구범위 제6항에 기재한 발명은, 청구범위 제5항에 기재한 래치 회로에 있어서, 상기 제1 FET의 드레인 단자에 접속되고, 상기 제1 FET의 드레인 단자에 래치된 상기 제1 입력 신호를 정적으로 유지하는 유지 회로를 가지며 구성된다.

청구범위 제7항에 기재한 발명은, 청구범위 제5항 또는 제6항에 기재한 래치 회로에 있어서, 상기 제1 FET의 드레인 단자에 접속되고, 상기 제1 FET의 드레인 단자에 래치된 상기 제1 입력 신호를 버퍼출력하는 버퍼 회로를 가지며 구성된다.

청구범위 제8항에 기재한 발명은, 게이트 단자에 부여되는 클록 신호에 동기하여 소스 단자에 부여되는 제1 입력 신호를 드레인 단자에 전달제어하는 N 채널의 제1 MOS 트랜지스터와, 상기 전원전위와 상기 제1 MOS 트랜지스터의 드레인 단자와의 사이에 직렬접속되고, 게이트 단자에 부여되는 반전 클록 신호에 동기하여 전원전위를 전달제어하는 P 채널의 MOS 트랜지스터 및 제2 입력 신호에 동기하여 상기 전원전위를 전달제어하는 P 채널의 MOS 트랜지스터와, 입력 단자가 상기 제1 MOS 트랜지스터의 드레인 단자에 접속된 인버터와, 입력 단자가 상기 인버터 회로의 출력 단자에 접속되며, 출력 단자가 상기 제1 MOS 트랜지스터의 드레인 단자에 접속되고, 상기 클록 신호에 동기하여 상기 제1 MOS 트랜지스터의 드레인 단자에 래치된 상기 제1 입력 신호를 상기 클록 신호에 동기하여 정적으로 유지하는 클록 제어 인버터를 구비하며, 상기 제1 입력 신호와 상기 제2 입력 신호는, 상승과 하강이 서로 반대가 되고, 또한 상승 시간과 하강 시간이 다르도록 구성된다.

이하, 도면을 이용하여 본 발명의 일실시 형태를 설명한다.

도 1은 청구범위 제1항, 제2항, 제4항, 제5항 또는 제7항에 기재한 발명의 일실시 형태에 관한 래치 회로의 구성을 나타내는 도면이다.

도 1에 있어서, 래치 회로는, 게이트 단자에 클록 신호 CLOCK가 부여되어, 소스 단자에 접속된 입력 단자 D에 부여되는 입력 데이타 D를 드레인 단자에 전달제어하는 제1 전달 수단이 되는 NMOS 트랜지스터(1)와, 게이트 단자에 반전 클록 신호/CLOCK가 부여되어, 고위 전원전위를 전달제어하는 제2 전달 수단이 되는 PMOS 트랜지스터(2)와, 게이트 단자에 입력 데이타 D를 반전한 입력 데이타/D가 )부여되어, 고위 전원전위를 전달제어하는 제3 전달 수단이 되는 PMOS 트랜지스터(3)와, 입력 단자가 NMOS 트랜지스터(1)의 드레인 단자에 접속되고, 출력 단자가 래치 회로의 출력 단자 OUT에 접속되며, NMOS 트랜지스터(1)의 드레인 단자에 래치된 입력 데이타 D를 버퍼출력하는 버퍼 회로가 되는 인버터(4)를 구비하여, 고위 전원과 NMOS 트랜지스터(1)의 드레인 단자와의 사이에, PMOS 트랜지스터(2)와 PMOS 트랜지스터(3)가 직렬접속되어 구성되고, 입력 데이타 D와 입력 데이타/D는 도 9에 도시된 바와 같이 상승과 하강이 서로 반대가 되는 상보의 신호이며, 또한 상승 시간과 하강 시간이 다르다. 또, 입력 데이타 D를 래치한다는 관점에서는, NMOS 트랜지스터(1)와, PMOS 트랜지스터(2,3)가 있으면 좋고, 버퍼 회로가 되는 인버터(4)가 없어도 좋다.

이러한 구성에 있어서, 도 9에 도시된 출력 OUT,/(OUT)을 각각 상기 래치 회로의 입력 D,/(D) 로 한 경우의 동작을 설명한다.

클록 신호가 H레벨일 때에는 NMOS 트랜지스터(1)가 열리고, 입력 데이타 D가 수신된다. 이러한 상태에 있어서, 입력 데이타 D가 H레벨에서 L레벨, 입력 데이타/D가 L레벨로에서 H레벨로 변화할 때에는 입력 데이타 D 쪽이 입력 데이타/D보다도 빠르게 변화한다. 먼저 변화하는 입력 데이타 D를 받아서, NMOS 트랜지스터(1)의 드레인측은 고속으로 L레벨이 된다. PMOS 트랜지스터(2)는 게이트 입력인 반전 클록 신호/CLOCK가 L레벨이므로 열린 상태에 있지만, POS 트랜지스터(3)의 게이트 입력인 입력 데이타/D가 H레벨이므로, 고위 전원은 NMOS 트랜지스터(1)의 드레인 단자로부터 분리되어 있다. 이것에 의해, 먼저 변화하는 쪽의 입력 데이타 D만에 의해, 래치 회로가 동작하여, 고속으로 래치를 통과하게 된다.

한편, 입력 데이타 D가 L레벨에서 H레벨, 입력 데이타/D가 H레벨에서 L레벨로 변화할 때에는 NMOS 트랜지스터(1)의 소스 단자에 접속되는 입력 단자 D는 H레벨이므로, NMOS 트랜지스터(1)의 드레인 단자에는 H레벨보다 Vth만큼 낮은 레벨밖에 출력되지 않는다. 그러나, 이 때, PMOS 트랜지스터(2)는 열린 상태이고, 또한 PMOS 트랜지스터(2)에 직렬로 접속되는 PMOS 트랜지스터(3)의 게이트 입력에 부여되는 입력 데이타/D는 L레벨이며, 다른 한쪽의 입력 데이타 D보다도 빠르게 변화한다. 이 때문에, PMOS 트랜지스터(3)의 드레인 단자, 즉 NMOS 트랜지스터(1)의 드레인 단자는 고위 전원과 접속한 상태가 되어 H레벨이 된다.

이 경우에는, 래치 회로는 먼저 변화하는 입력 데이타/D에 의해 동작을 시작하기 때문에, 지연되어 변화하는 입력 데이타 D를 기다리지 않고서 동작을 개시할 수 있으며, 래치 통과의 고속화를 도모할 수 있다. 인버터(4)를 통과한 출력 단자 OUT에는 입력 데이타 D의 H레벨/L레벨에 관계없이, 입력 데이타 D의 반전이 출력된다.

클록 신호 CLOCK가 L레벨일 때에는 NMOS 트랜지스터(1)는 폐쇄된 상태에 있고, 입력 데이타 D는 수신되지 않는다. 또한, 반전 클록의 신호는 H레벨로 되어 있으므로, PMOS 트랜지스터(1)도 폐쇄되어 있다. 따라서, 출력 OUT는 래치한 입력 데이타를 다이나믹하게 유지하게 된다.

이와 같이, 상기 실시 형태에 있어서는, 정논리, 부논리의 쌍방 모두, 데이타의 상승이 하강에 비하여 느린 입력 데이타를 래치하는 경우에, 특히 스피드면에서 유효하게 작용한다. 입력 데이타 D의 상승이 입력되는 경우에는, 전술한 동작에 따라서, 먼저 변화하는 입력 데이타/D에 의해 PMOS 트랜지스터(3)가 ON 하므로, 입력 데이타 D의 변화가 완전히 되기 전에 래치의 동작이 시작된다. 입력 데이타 D의 하강이 입력되는 경우에는, PMOS 트랜지스터(1)에 의해서 그대로 동작의 빠른 입력 데이타 D가 전파된다. 따라서, 어느쪽의 경우라도, 느린 쪽 즉 입력 데이타 D의 상승을 기다리지 않고서, 래치 동작을 개시할 수 있다.

도 2는 청구범위 제1항, 제2항, 제4항, 제5항 또는 제7항에 기재한 발명의 다른 실시 형태에 관한 래치 회로의 구성을 나타내는 도면이다.

도 2에 있어서, 래치 회로는 게이트 단자에 반전 클록 신호/CLOCK가 부여되어, 소스 단자에 접속된 입력 단자 D에 부여되는 입력 데이타 D를 드레인 단자에 전달제어하는 제1 전달 수단이 되는 PMOS 트랜지스터(5)와, 게이트 단자에 입력 데이타 D를 반전한 입력 데이타/D가 부여되어, 저위 전원전위를 전달제어하는 제3 전달 수단이 되는 NMOS 트랜지스터(6)와, 게이트 단자에 클록 신호 CLOCK가 부여되어, 저위 전원전위를 전달제어하는 제2 전달 수단이 되는 NMOS 트랜지스터(7)와, 입력 단자가 PMOS 트랜지스터(5)의 드레인 단자에 접속되고, 출력 단자가 래치 회로의 출력 단자 OUT에 접속되며, PMOS 트랜지스터(5)의 드레인 단자에 래치된 입력 데이타 D를 버퍼출력하는 버퍼 회로가 되는 인버터(4)를 구비하여, 저위 전원과 PMOS 트랜지스터(5)의 드레인 단자와의 사이에, NMOS 트랜지스터(6)와 NMOS 트랜지스터(7)가 직렬접속되어 구성되고, 입력 데이타 D와 입력 데이타/D는, 도 9에 도시된 바와 같이 상승과 하강이 서로 반대가 되는 상보의 신호이며, 또한 상승 시간과 하강 시간이 다르다. 또, 입력 데이타 D를 래치한다는 관점에서는, PMOS 트랜지스터(5)와, NMOS 트랜지스터(6,7)가 있으면 좋고, 버퍼 회로가 되는 인버터(4)는 없어도 좋다.

이러한 구성에 있어서, 도 9에 나타낸 신호와는 반대로, 상승이 빠르고 하강이 느린 신호를 래치하는 경우에 대해서 설명한다.

클록 신호가 H레벨일 때에는 PMOS 트랜지스터(5)가 열리고, 입력 데이타 D가 입력된다. 이러한 상태에 있어서, 입력 데이타 D가 L레벨에서 H레벨, 입력 데이타/D가 H레벨에서 L레벨로 변화할 때에는 입력 데이타 D 쪽이 입력 데이타/D보다도 빠르게 변화한다. 먼저 변화하는 입력 데이타 D를 받아서, PMOS 트랜지스터(5)의 드레인 단자에는 H레벨이 출력된다. NMOS 트랜지스터(7)는 게이트 입력인 클록 신호 CLOCK가 H레벨이므로 열린 상태에 있지만, NMOS 트랜지스터(6)의 게이트 입력인 입력 데이타/D가 L레벨이므로, 저위 전원은 PMOS 트랜지스터(5)의 드레인 단자로부터 분리되어 있다. 이것에 의해, 먼저 변화하는 입력 데이타 D만에 의해, 래치 회로가 동작하여 고속으로 래치를 통과하게 된다.

한편, 입력 데이타 D가 H레벨에서 L레벨, 입력 데이타/D가 L레벨에서 H레벨로 변화할 때에는 PMOS 트랜지스터(5)의 소스 단자에 접속되는 입력 단자 D는 L레벨이므로, PMOS 트랜지스터(5)의 드레인 단자는 L레벨보다 Vth만큼 높은 레벨밖에 출력되지 않는다. 그러나, 이 때, NMOS 트랜지스터(7)는 열린 상태이고, 또한 NMOS 트랜지스터(7)에 직렬로 접속되는 NMOS 트랜지스터(6)의 게이트 단자에 부여되는 입력 데이타/D는 H레벨이며, 다른 한쪽의 입력 데이타 D보다도 빠르게 변화한다. 이 때문에, NMOS 트랜지스터(6)의 드레인 단자, 즉 PMOS 트랜지스터(5)의 드레인 단자는 저위 전원과 접속된 상태가 되어 L레벨이 된다.

이 경우는, 래치 회로는, 먼저 변화하는 입력 데이타/D에 의해 동작을 시작하기 때문에, 지연되어 변화하는 입력 데이타 D를 기다리지 않고서 동작을 개시할 수 있으며, 래치 통과의 고속화를 도모할 수 있다. 인버터(4)를 통과한 출력 단자OUT에는 입력 데이타 D의 H레벨/L레벨에 관계없이, 입력 데이타/D가 출력된다.

클록 신호 CLOCK가 L레벨일 때에는 PMOS 트랜지스터(5)는 폐쇄된 상태에 있으며, 입력 데이타 D는 입력되지 않는다. 또한, NMOS 트랜지스터(7)도 폐쇄되어 있다. 따라서, 출력 OUT는 래치한 입력 데이타를 다이나믹하게 유지하게 된다.

이러한 실시 형태에 있어서는, 도 1에 나타낸 실시 형태와는 반대로, 하강 시간이 상승 시간에 비하여 느린 경우에 스피드면에서 유효하게 작용한다.

도 3은 청구범위 제3항, 제4항, 제6항 또는 제7항에 기재한 발명의 일실시 형태 또는 다른 실시 형태에 관한 래치 회로의 구성을 나타내는 도면이다.

본 실시 형태의 특징으로 하는 바는, 도 2에 나타낸 실시 형태에 비하여, 입력 단자가 래치 회로의 출력 단자 OUT에 접속되어, 출력 단자가 PMOS 트랜지스터(5)의 드레인 단자에 접속된 클록 제어 인버터(8)를 설치하고, 클록 신호 CLOCK에 동기하여 PMOS 트랜지스터(5)의 드레인 단자에 래치된 입력 데이타 D를 정적으로 유지하도록 한 것에 있으며, 다른 구성은 도 2에 도시된 구성과 동일하다.

이러한 구성에 있어서, 클록 신호가 H레벨일 때에는 클록 제어 인버터(8)는 폐쇄된 상태에 있는 것으로 데이타의 전파에 영향을 주지 않는다. 한편, 클록 신호가 L레벨일 때에는 클록 제어 인버터(8)는 열린 상태에 있으므로, 출력 OUT는 인버터(4), 클록 제어 인버터(8)에 의해 정적으로 유지된다.

이러한 실시예에 있어서는, 도 2에 나타낸 실시 형태로 수득되는 효과에 덧붙여서, 래치 데이타를 정적으로 유지하는 것이 가능해지며, 동작의 안정성이 향상된다.

도 4는 청구범위 제3항, 제4항, 제6항, 제7항 또는 제8항에 기재한 발명의 일실시 형태 또는 다른 실시 형태에 관한 래치 회로의 구성을 나타내는 도면이다.

본 실시 형태의 특징으로 하는 바는, 도 1에 나타낸 실시 형태에 비하여, 입력 단자가 래치 회로의 출력 단자 OUT에 접속되어, 출력 단자가 NMOS 트랜지스터(1)의 드레인 단자에 접속된 클록 제어 인버터(9)를 설치하고, 클록 신호 CLOCK에 동기하여 NMOS 트랜지스터(1)의 드레인 단자에 래치된 입력 데이타 D를 정적으로 유지하도록 한 것에 있으며, 다른 구성은 도 1에 나타낸 구성과 같다.

이러한 구성에 있어서, 클록 신호가 H레벨일 때에는 클록 제어 인버터(9)는 폐쇄된 상태에 있는 것으로 데이타의 전파에 영향을 주지 않는다. 한편, 클록 신호가 L레벨일 때에는 클록 제어 인버터(9)는 열린 상태에 있는 것이며, 출력 OUT는 인버터(4), 클록 제어 인버터(9)에 의해 정적으로 유지된다.

도 8에 도시된 셀렉터 회로에 도 6 또는 도 7에 도시된 종래의 래치 회로를 조합한 경우는, 도 9에 도시된 입력 데이타 D의 변화에 대하여, 래치 출력까지 최대 0.88(nsec)걸리고 있던 것에 대하여, 본 실시 형태의 래치 회로를 조합한 경우에는 0.61(nsec)로 고속화할 수 있다.

이와 같이, 본 실시 형태에 있어서는, 도 1에 나타낸 실시 형태로 수득되는 효과에 덧붙여서, 래치 데이타를 정적으로 유지하는 것이 가능해지며, 동작의 안정성을 향상시킬 수 있다.

도 5는 청구범위 제3항, 제4항, 제6항 또는 제7항에 기재한 발명의 일실시 형태 또는 다른 실시 형태에 관한 래치 회로의 구성을 나타내는 도면이다.

본 실시 형태의 특징으로 하는 바는 도 4에 나타내는 실시 형태에 비하여, 클록 신호에 동기하여 NMOS 트랜지스터(1)의 드레인 단자에 래치된 입력 데이타 D를 정적으로 유지하는 기능을 실현하기 위해서, 클록 제어 인버터(9)를 대신하여, 입력 단자가 NMOS 트랜지스터(1)의 드레인 단자에 접속된 인버터(10)와, 입력 단자가 인버터(10)의 출력 단자에 접속된 인버터(11)와, 인버터(11)와 NMOS 트랜지스터(1)의 드레인 단자와의 사이에 삽입되어, 클록 신호가 H레벨로 폐쇄되고, L레벨로 열리는 상보형 전송 게이트(12)로 이루어지는 유지 회로를 설치한 것에 있으며, 다른 구성은 도 4에 나타내는 구성과 동일하다.

이러한 실시 형태에 있어서도, 도 4에 나타내는 실시 형태와 동일한 효과를 얻을 수 있다.

또, 도 5에 도시된 유지 회로는 도 2에 도시된 래치 회로에 적용할 수도 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 상보형의 신호이고 또한 상승 시간과 하강 시간이 다른 신호를 래치하는 경우에, 먼저 변화하는 신호의 상승 또는 하강에 의해 래치 동작을 개시시키도록 하였으므로, 상기 신호를 고속으로 래치하는 것이 가능해진다.

Claims (8)

1. 제1 전달 제어 신호에 동기하여 제1 입력 신호를 전달 제어하는 제1 전달 수단(1,5)과,

   제2 전달 제어 신호에 동기하여 전원 전위를 전달 제어하는 제2 전달 수단(2,7)과,

   제2 입력 신호에 동기하여 상기 전원 전위를 전달 제어하는 제3 전달 수단(3,6)을 구비하고,

   상기 전원 전위와 상기 제1 전달 수단의 출력과의 사이에 상기 제2 전달 수단과 상기 제3 전달 수단을 직렬 접속하고,

   상기 제1 입력 신호와 상기 제2 입력 신호는 상승과 하강이 서로 반대가 되고, 상승 시간과 하강 시간이 다르며,

   상기 제1 전달 수단의 출력에 상기 제1 입력 신호를 래치하여 이루어지는 것을 특징으로 하는 래치 회로.
2. 제1항에 있어서, 상기 제1 전달 제어 신호는 클록 신호로 이루어지고, 상기 제2 전달 제어 신호는 상기 클록 신호를 반전한 반전 클록 신호로 이루어지는 것을 특징으로 하는 래치 회로.
3. 제1항에 있어서, 상기 제1 전달 수단의 출력에 접속되고, 상기 제1 전달 수단의 출력으로 래치된 상기 제1 입력 신호를 정적으로 유지하는 유지 회로(8,9,10,11,12)를 갖는 것을 특징으로 하는 래치 회로.
4. 제1항에 있어서, 상기 제1 전달 수단의 출력에 접속되고, 상기 제1 전달 수단의 출력에 래치된 상기 제1 입력 신호를 버퍼 출력하는 버퍼 회로(4)를 갖는 것을 특징으로 하는 래치 회로.
5. 클록 신호에 동기하여 제1 입력 신호를 전달 제어하는 제1 도전형의 제1 FET(1,5 :전계 효과 트랜지스터)와,

   상기 클록 신호를 반전한 반전 클록 신호에 동기하여 전원 전위를 전달 제어하는 제2 도전형의 제2 FET(2,7)와,

   제2 입력 신호에 동기하여 상기 전원 전위를 전달 제어하는 제2 도전형의 제3 FET(3,6)를 구비하고,

   상기 전원 전위와 상기 제1 FET의 드레인 단자와의 사이에 상기 제2 FET와 상기 제3 FET를 직렬 접속하고,

   상기 제1 입력 신호와 상기 제2 입력 신호는 상승과 하강이 서로 반대가 되고, 상승 시간과 하강 시간이 다르며,

   상기 제1 FET의 드레인 단자에 상기 제1 입력 신호를 래치하여 이루어지는 것을 특징으로 하는 래치 회로.
6. 제5항에 있어서, 상기 제1 FET의 드레인 단자에 접속되고, 상기 제1 FET의 드레인 단자에 래치된 상기 제1 입력 신호를 정적으로 유지하는 유지 회로(8,9,10,11,12)를 갖는 것을 특징으로 하는 래치 회로.
7. 제5항 또는 제6항에 있어서, 상기 제1 FET의 드레인 단자에 접속되고, 상기 제1 FET의 드레인 단자에 래치된 상기 제1 입력 신호를 버퍼 출력하는 버퍼 회로(4)를 갖는 것을 특징으로 하는 래치 회로.
8. 게이트 단자에 부여되는 클록 신호에 동기하여 소스 단자에 부여되는 제1 입력 신호를 드레인 단자에 전달 제어하는 N 채널의 제1 MOS 트랜지스터(1)와,

   상기 전원 전위와 상기 제1 MOS 트랜지스터의 드레인 단자와의 사이에 직렬 접속되고, 게이트 단자에 부여되는 반전 클록 신호에 동기하여 전원 전위를 전달 제어하는 P 채널의 MOS 트랜지스터 및 제2 입력 신호에 동기하여 상기 전원 전위를 전달제어하는 P 채널의 MOS 트랜지스터(2)와,

   입력 단자가 상기 제1 MOS 트랜지스터의 드레인 단자에 접속된 인버터(4)와,

   입력 단자가 상기 인버터 회로의 출력 단자에 접속되고, 출력 단자가 상기 제1 MOS 트랜지스터의 드레인 단자에 접속되며, 상기 클록 신호에 동기하여 상기 제1 MOS 트랜지스터의 드레인 단자에 래치된 상기 제1 입력 신호를 상기 클록 신호에 동기하여 정적으로 유지하는 클록 제어 인버터(9)를 구비하고,

   상기 제1 입력 신호와 상기 제2 입력 신호는 상승과 하강이 서로 반대가 되고, 상승 시간과 하강 시간이 다른 것을 특징으로 하는 래치 회로.