JP2016518785A - 保持電圧を低減したフリップフロップ - Google Patents

Abstract

クロック信号におよび制御信号に応答する論理ゲートを含む回路。回路は、フリップフロップのマスタ段をさらに含む。回路は、マスタ段に応答するフリップフロップのスレーブ段をさらに含む。回路には、論理ゲートに応答し、クロック信号の遅延バージョンを出力するように構成されたインバータがさらに含まれる。論理ゲートの出力およびクロック信号の遅延バージョンは、フリップフロップのマスタ段におよびスレーブ段に供給される。マスタ段は、スレーブ段を制御するために制御信号に応答する。

Description

関連出願の相互参照
[0001]本出願は、２０１３年４月１２日に出願された米国非仮特許出願第１３／８６２，０１５号の優先権を主張し、その全体が参照により本明細書に組み込まれる。

[0002]本開示は、一般に、フリップフロップに関する。

[0003]技術の進歩は、より小さくより強力なコンピューティングデバイスをもたらしている。たとえば、現在、小さく、軽く、およびユーザの携行が容易である、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。より詳細には、携帯電話およびインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、そこに組み込まれている他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをさらに含むことができる。さらに、そのようなワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することができる。そのため、これらのワイヤレス電話は、かなりのコンピューティング能力を含むことができる。

[0004]モバイルデバイスにおいて、バッテリ寿命は、あるブランドを他のブランドと区別することができる特徴である。モバイルデバイスにおいて、エネルギー消費の原因の１つは待機電力（すなわち、モバイルデバイスが待機モードにあるときに、またはデバイスのいくつかの構成要素がバックグラウンドで機能停止されているときに消費されるエネルギー）である。モバイルデバイスが待機モードにあるとき、モバイルデバイスは、バッテリ寿命を保存するためにモバイルデバイスの特定の回路をオフにする。しかしながら、特定の回路のいくつかの論理状態（たとえば、制御情報）は、モバイルデバイスが待機モードから出るときにモバイルデバイスが適切に機能するように待機モードの間保持されなければならない。待機モードの間論理状態を保持するために、フリップフロップ回路が一般に使用される。フリップフロップ回路は、待機モードの間電力を消費する。

[0005]フリップフロップ回路の電力を減少させるために、既存のシステムは一般に特別なタイプのフリップフロップ（すなわち、リテンションフリップフロップ）を使用することによって、保持電圧（たとえば、待機モードの間フリップフロップ回路に供給される電圧）を減少させる。リテンションフリップフロップは、より低い電圧で動作することができるが、リテンションフリップフロップは一般に面積オーバヘッドを増加させ、そのため、リテンションフリップフロップの用途は制限される。

[0006]リテンションフリップフロップは、保持動作モードの間電力を消費する。したがって、モバイルデバイス内のリテンションフリップフロップは、モバイルデバイスのバッテリ寿命に影響を及ぼす。本明細書で説明される方法およびシステムは、有利にリテンションフリップフロップが電力消費を減少させることを可能にし得る。

[0007]たとえば、従来のリセットフリップフロップ（たとえば、リテンションフリップフロップ）は、一般に、マスタ段と、スレーブ段とを含む。スレーブ段は、パスゲートと、インバータと、複数のｎＭＯＳトランジスタと、複数のｐＭＯＳトランジスタとを含むことがある。保持動作モードの間、リセットフリップフロップへの供給電圧は、リセットフリップフロップのトランジスタが状態を切り替えないために下げられる（したがって、保持動作モードに入る前のトランジスタの状態を保持する）。しかしながら、各リセットトランジスタは、保持動作モードの間、リセットトランジスタに関連する漏洩電流に起因して電力を消費する。供給電圧が、保持動作モードの間、リセットトランジスタによって消費される漏洩電流よりも少ないレベルまで下げられると、リセットトランジスタは状態を失うことがある。トランジスタ状態の喪失は、データ破壊を引き起こすことがある。

[0008]特定の実施形態では、リセットフリップフロップは、クロック信号の遅延バージョンおよびクロック信号の反転遅延バージョンを使用してマスタ段およびスレーブ段を制御することができる。クロック信号の遅延バージョンおよびクロック信号の反転遅延バージョンは、ＮＯＲ論理ゲートおよびインバータを介して生成され得る。スレーブ段からのリセットトランジスタの使用を避ける（およびリセットトランジスタからの漏洩電流を避ける）ことによって、リセットフリップフロップは、保持動作モードの間、電力消費を減少させることができる。

[0009]別の特定の実施形態では、リセットフリップフロップは、マスタ段と、マスタ段に結合されたスレーブ段と、リセット信号入力に結合されたインバータとを含む。スレーブ段はＮＡＮＤ論理ゲートを含み、ＮＡＮＤ論理ゲートはインバータに結合される。

[0010]別の特定の実施形態では、リセットフリップフロップは、クロック信号の遅延バージョンおよびクロック信号の反転遅延バージョンを使用してマスタ段およびスレーブ段を制御することができる。クロック信号の遅延バージョンおよびクロック信号の反転遅延バージョンは、ＮＯＲ論理ゲートおよびインバータを介して生成され得る。リセットフリップフロップは、インバータに結合されたセット信号入力に応答することができる。リセットフリップフロップは、マスタ段にＮＡＮＤ論理ゲートをさらに有することができる。

[0011]特定の実施形態では、回路は、クロック信号におよび制御信号に応答するＮＯＲ論理ゲートを含む。回路は、フリップフロップのマスタ段をさらに含む。回路は、マスタ段に応答するフリップフロップのスレーブ段をさらに含む。回路には、ＮＯＲ論理ゲートに応答し、クロック信号の遅延バージョンを出力するように構成されたインバータがさらに含まれる。ＮＯＲ論理ゲートの出力およびクロック信号の遅延バージョンは、フリップフロップのマスタ段におよびスレーブ段に供給される。マスタ段は、スレーブ段を制御するために制御信号に応答する。

[0012]別の特定の実施形態では、回路は、フリップフロップのマスタ段を含む。回路は、マスタ段に応答するフリップフロップのスレーブ段をさらに含む。フリップフロップは単一の電力ドメインにある。マスタ段は、保持動作モードの間、ハイインピーダンス出力をスレーブ段の入力部に供給するように構成される。

[0013]特定の実施形態では、方法は、クロック信号の選択的にゲート制御された反転バージョンをＮＯＲ論理ゲートの出力部で生成するために、ＮＯＲ論理ゲートの第１の入力部のクロック信号を、ＮＯＲ論理ゲートの第２の入力部の制御信号で選択的にゲート制御することを含む。この方法は、クロック信号の選択的にゲート制御されたバージョンを生成することをさらに含む。この方法は、クロック信号の選択的にゲート制御された反転バージョンおよびクロック信号の選択的にゲート制御されたバージョンを、フリップフロップのマスタ段におよびフリップフロップのスレーブ段に供給することをさらに含む。

[0014]別の特定の実施形態では、方法は、通常動作モードの間、フリップフロップのマスタ段の出力をフリップフロップのスレーブ段の入力部に供給することを含む。フリップフロップは単一の電力ドメインにある。この方法は、保持動作モードの間、ハイインピーダンス出力をスレーブ段の入力部に供給することをさらに含む。

[0015]開示される実施形態のうちの少なくとも１つによって与えられる１つの特定の利点は、リセットフリップフロップの保持電圧を減少させ、したがって、エネルギーを節約し、バッテリ寿命を延ばすことができることである。本開示の他の態様、利点、および特徴は、以下の節：図面の簡単な説明、詳細な説明、および請求の範囲、を含む本出願全体の調査の後明白になるであろう。

[0016]非同期リセットフリップフロップの特定の実施形態を示す論理図。 [0017]非同期リセットフリップフロップの別の特定の実施形態を示す論理図。 [0018]非同期リセットフリップフロップの別の特定の実施形態を示す論理図。 [0019]保持動作モードの間、ハイインピーダンス出力をフリップフロップのスレーブ段の入力部に供給するように動作可能なフリップフロップの一実施形態を示す論理図。 [0020]非同期リセットフリップフロップの動作の方法の特定の実施形態を示す流れ図。 [0021]非同期リセットフリップフロップの動作の方法の別の特定の実施形態を示す流れ図。 [0022]図１〜４の非同期リセットフリップフロップのうちの１つまたは複数を含む通信デバイスのブロック図。

[0023]図１は、非同期リセットフリップフロップ１００を示す。非同期リセットフリップフロップ１００は、マスタ段１０１と、スレーブ段１０２とを含むことができる。非同期リセットフリップフロップ１００は、クロック信号１０３、制御信号１０４、および制御信号１０５〜１０７を受信するように構成され得る。非同期リセットフリップフロップ１００は、トランジスタ１１１〜１１８と、インバータ１０９、１１０、および１２０と、ＮＡＮＤ論理ゲート１１９と、信号出力部１３５、１３６と、ＮＯＲ論理ゲート１３３とをさらに含むことができる。トランジスタ１１１〜１１４は第１のトランジスタスタックを形成することができ、トランジスタ１１５〜１１８は第２のトランジスタスタックを形成することができる。２つの４トランジスタスタック（four-transistor stack）１１１〜１１８は、出力をマスタ段１０１に供給するために制御信号１０５〜１０７に応答することができる。

[0024]マスタ段１０１は、パスゲート１２１と、ＮＯＲ論理ゲート１２２と、２つのｎチャネル金属酸化物半導体（ｎＭＯＳ）トランジスタ１２３および１２４と、２つのｐチャネル金属酸化物半導体（ｐＭＯＳ）トランジスタ１２５および１２６とを含むことができる。パスゲート１２１の入力部は、２つの４トランジスタスタック１１１〜１１８の出力部に結合され得て、パスゲート１２１の出力部は、トランジスタ１２６および１２３とＮＯＲ論理ゲート１２２とによって形成されたラッチの入力部に結合され得る。ｎＭＯＳトランジスタ１２４およびｐＭＯＳトランジスタ１２５は、パスゲート１２１を介して受信したデータのラッチングの間競合を減少させるために分離デバイスとして動作することができる。ＮＯＲ論理ゲート１２２は、パスゲート１２１の出力部に結合された第１の入力部と、制御信号１０４に結合された第２の入力部とを有することができる。ＮＯＲ論理ゲート１２２の出力部は、マスタ段１０１の出力信号を、スレーブ段１０２のパスゲート１２７（たとえば、トランスミッションゲート）に、およびｎＭＯＳトランジスタ１２３に、およびｐＭＯＳトランジスタ１２６に供給することができる。ＮＯＲ論理ゲート１２２およびトランジスタ１２３〜１２６は、制御信号１０４が論理０であるときにマスタ段１０１の出力部でデータ値をラッチし、制御信号１０４が論理１であるときに論理０値を出力するように動作することができる。

[0025]スレーブ段１０２は、パスゲート１２７と、インバータ１２８と、ｎＭＯＳトランジスタ１２９、１３０と、ｐＭＯＳトランジスタ１３１、１３２とを含むことができる。パスゲート１２７は、マスタ段１０１のＮＯＲゲート１２２の出力に応答する入力部を有することができ、インバータ１２８と、ｎＭＯＳトランジスタ１２９と、ｐＭＯＳトランジスタ１３２とから形成されたラッチの入力部に結合された出力部を有することができる。ｎＭＯＳトランジスタ１３０およびｐＭＯＳトランジスタ１３１は、パスゲート１２７を介して受信したデータのラッチングの間競合を減少させるために分離デバイスとして動作することができる。

[0026]インバータ１２８の出力部は、ＮＡＮＤ論理ゲート１１９の１つの入力部に結合され得て、制御信号１０５は、ＮＡＮＤ論理ゲート１１９の第２の入力部に結合され得る。ＮＡＮＤ論理ゲート１１９の出力部は、信号出力部１３５に結合され得る。インバータ１２８の出力部は、インバータ１２０の入力部に結合され得て、インバータ１２０の出力部は、信号出力部１３６に結合され得る。

[0027]マスタ段１０１は、第１のトランジスタスタック、第２のトランジスタスタック、およびインバータ１１０によって制御信号１０５〜１０７に結合され得る。スレーブ段１０２は、ＮＯＲ論理ゲート１２２の出力部でマスタ段１０１に結合され得る。スレーブ段１０２は、ＮＡＮＤ論理ゲート１１９およびインバータ１２０を通して信号出力部１３５および１３６に結合され得る。マスタ段１０１のパスゲート１２１およびスレーブ段１０２のパスゲート１２７は、ＮＯＲ論理ゲート１３３およびインバータ１０９を介してクロック信号入力部１０３に結合され得る。

[0028]ＮＯＲ論理ゲート１３３は、クロック信号１０３の選択的にゲート制御された反転遅延バージョンを生成するためにクロック信号１０３におよび制御信号１０４に応答することができる。ＮＯＲ論理ゲート１３３は、ＮＯＲ論理ゲート１３３の出力がクロック信号１０３と制御信号１０４の両方に依存するために、制御信号１０４を介してクロック信号１０３のクロックゲーティングを行うことができる。インバータ１０９は、ＮＯＲ論理ゲート１３３に応答することができ、クロック信号１０３（信号は制御信号１０４によってゲート制御され得る）の遅延バージョンを出力するように構成され得る。ＮＯＲ論理ゲート１３３の出力（たとえば、クロック信号１０３の選択的にゲート制御された反転バージョン）およびクロック信号１０３の遅延バージョンは、非同期リセットフリップフロップ１００のマスタ段１０１におよびスレーブ段１０２に供給され得る。制御信号１０４がリセット信号であるとき、マスタ段１０１は、マスタ段１０１をリセットモードの間リセットするためにリセット入力に応答する（ＮＯＲ論理ゲート１２２を介して）ことができる。マスタ段１０１は、スレーブ段１０２をリセットモードの間リセットするように構成される。スレーブ段１０２は、制御信号１０４から分離され得る（たとえば、スレーブ段１０２は制御信号１０４に接続されない）。特定の実施形態では、非同期リセットフリップフロップ１００は、わずか２つのトランスミッションゲートしか含まない。

[0029]動作の間、制御信号１０４が論理０であるとき、制御信号１０６は、制御信号入力１０５〜１０７に（および制御信号１０５の反転バージョンを供給するインバータ１１０の出力に）応答する第１のトランジスタスタックを介しておよび第２のトランジスタスタックを介してマスタ段１０１で受信される。制御信号１０６は、クロック信号１０３が論理０である間マスタ段１０１中にラッチされ、制御信号１０６の反転バージョンは、クロック信号が論理１である間マスタ段１０１の出力部で保持される。マスタ段１０１の出力は、クロック信号１０３が論理１である間スレーブ段１０２中にラッチされ得て、マスタ段１０１の出力の反転バージョンは、クロック信号１０３が論理０であるときスレーブ段１０２の出力部１３８で保持され得る。

[0030]制御信号１０４が論理１であるとき、マスタ段１０１のＮＯＲ論理ゲート１２２は、制御信号１０５〜１０７と無関係であり、クロック信号１０３と無関係である論理的低値（たとえば、論理０）を出力することができる。ＮＯＲ論理ゲート１３３は、ＮＯＲ論理ゲート１３３の出力を論理０に保持し、それにより、スレーブ段１０２のパスゲート１２７は、パススルー状態(a pass though state)にとどまり、トランジスタ１３０および１３１を介してインバータ１２８の入力部を供給電圧および接地から分離することができる。マスタ段１０１の出力部は、制御信号１０４が論理１であるとき論理低値にとどまることができるため、スレーブ段１０２の出力部１３８は、リセット動作の間論理１にリセットされ得る。

[0031]特定の実施形態では、ＮＯＲ論理ゲート１３３の出力は、マルチプル(multiple)のフリップフロップ回路に供給されるように構成される。たとえば、クロック経路のＮＯＲ論理ゲート１３３およびインバータ１０９は、マルチプルのリセットフリップフロップ（すなわち、多数対のマスタ部分およびスレーブ部分）に結合され得る。

[0032]リセットモードの間パスゲート１２７をパススルー状態に保持することによりインバータ１２８への入力を制御するようにＮＯＲ論理ゲート１３３を利用することによって、非同期リセットフリップフロップ１００は、インバータ１２８への入力を制御するのにスレーブ段１０２でリセットトランジスタを使用する（従来の非同期リセットフリップフロップにおけるように）ことがない。リセットトランジスタの使用を避けることによって、リセットトランジスタに関連する電流も避けられる。したがって、非同期リセットフリップフロップ１００は、リテンションフリップフロップ（たとえば、リセットフリップフロップ）が漏洩電流を減少させるのを可能にし得る。漏洩電流の減少は、リテンションフリップフロップの全体的な電力消費を減少させる。

[0033]図２は、非同期リセット非同期リセットフリップフロップ２００の別の特定の実施形態を示す。図１の非同期リセットフリップフロップ１００と比較して、非同期リセットフリップフロップ２００は、図１のインバータ１２８をスレーブ段２０２のＮＡＮＤ論理ゲート２０４と取り替え、ＮＯＲ論理ゲート１３３をインバータ２１０と取り替えている。非同期リセットフリップフロップ２００は、図１のマスタ段１０１と、マスタ段１０１に応答するスレーブ段２０２とを含むみ得る。スレーブ段２０２は、マスタ段１０１の出力に、およびリセット信号（制御信号１０４とインバータ２０６とを含むことができるリセット経路２０８を介する）に応答することができるＮＡＮＤ論理ゲート２０４を含むことができる。ＮＡＮＤ論理ゲート２０４は、リセット経路２０８のインバータ２０６に応答し得る。インバータ２１０は、クロック信号１０３に応答し得る。

[0034]制御信号１０４がリセット信号であるとき、ＮＡＮＤ論理ゲート２０４は、通常動作モードの間インバータとして機能する（すなわち、スレーブ段２０２はマスタ段１０１によってリセットされない）ように、およびリセット動作モードの間リセット機能を実行する（たとえば、スレーブ段２０２はリセット経路２０８を介する制御信号１０４によってリセットされる）ように構成され得る。制御信号１０４が論理０であるとき、非同期リセットフリップフロップ２００は通常動作モードにあることができる。ＮＡＮＤ論理ゲート２０４は、スレーブ段２０２でマスタ段１０１から受信した入力信号の反転バージョンを出力することができる。制御信号１０４が論理１であるとき、非同期リセットフリップフロップ２００はリセットモードにあることができ、ＮＡＮＤ論理ゲート２０４は論理１を出力することができる。

[0035]インバータ２０６がリセット経路２０８に付加されているが、面積オーバヘッドは、特に、インバータ２０６の出力がいくつかのフリップフロップに供給され得るフリップトレーでは、従来の非同期リセットフリップフロップと比較して、減少される。非同期リセットフリップフロップ２００において、キーパーフィードバック（keeper feedback）（トランジスタ１３１、１３２の）は、キーパートランジスタとして２つを超えるトランジスタを利用する従来の非同期リセットフリップフロップと比較して、より強力となり得る。

[0036]リセットモードの間スレーブ段２０２の出力２１２を制御するためにＮＡＮＤ論理ゲート２０４を利用することによって、非同期リセットフリップフロップ２００は、スレーブ段２０２の出力２１２を制御するのにスレーブ段２０２でリセットトランジスタを使用する（従来の非同期リセットフリップフロップにおけるように）ことがない。リセットトランジスタに関連する漏洩電流は避けられる。

[0037]非同期リセットフリップフロップ２００の電力消費をさらに減少させるために、ｐＭＯＳトランジスタ１３１および１３２の幅は増加され得る。たとえば、パスゲート１２７の出力部は、２つの直列結合されたプルダウントランジスタ１２９および１３０に結合され得て、２つの直列結合されたプルアップトランジスタ１３１および１３２の幅は、２つの直列結合されたプルダウントランジスタ１２９および１３０の幅よりも大きくすることができる。この技法によって、非同期リセットフリップフロップ２００の全回路面積は、たとえｐＭＯＳトランジスタ１３１および１３２の面積が増加されても、実質的に変わらないままとすることができる。特定の実施形態において、非同期リセットフリップフロップ２００の保持電圧は、トランジスタ１３１および１３２の幅が３０ナノメートル（ｎｍ）だけ１１０ｎｍから１４０ｎｍまで増加された場合、約２０ｍＶだけ減少される。別の特定の実施形態では、トランジスタ１３１および１３２のサイズが３０％だけ増加された場合、非同期リセットフリップフロップ２００の保持電圧は追加の３０ｍＶだけ減少される。非同期リセットフリップフロップ２００の電力消費をさらに減少させるために、ｎＭＯＳトランジスタ１２９および１３０の幅は、製作技法によって達成可能な最小幅などまで減少され得る。たとえば、２つの直列結合されたトランジスタ１２９および１３０の幅は、製作ルール（fabrication rule）によって許容される最小幅にほぼ等しくすることができる。

[0038]２つの前出の実施形態（図１の非同期リセットフリップフロップ１００、および非同期リセットフリップフロップ２００）、またはそのような実施形態の態様は、他の設計および／またはプロセス技法と組み合わされ得ることを理解されたい。特定の実施形態では、高閾値電圧リセットトランジスタがスレーブ段２０２で使用される。別の特定の実施形態では、プルダウンｎＭＯＳトランジスタ１２９および１３０は高閾値電圧トランジスタと取り替えられる。

[0039]特定の実施形態では、非同期リセットフリップフロップ２００の電力消費をさらに減少させるために、マスタ段１０１のトランスミッションゲート１２１はトリ−ステートインバータによって取り替えられる。代替として、追加の入力信号（図示せず）が、保持モードの間、マスタ段１０１に論理１を強制的に出力させるように、追加の入力信号がマスタ段１０１に付け加えられ得る。トリ−ステートインバータまたは追加の入力信号を付け加えると、非同期リセットフリップフロップ２００の保持電圧が約１５ｍＶだけ減少され得る。

[0040]特定の実施形態では、２つのリセットトランジスタ（図示せず）が、漏洩電流を減少させるためにスレーブ段２０２で使用されるが、その理由は、ファストコーナーにおける２つの直列結合されたリセットトランジスタの漏洩（プロセス変動に起因する）の確率が、従来の非同期リセットフリップフロップで一般に使用されるような単一のリセットトランジスタでの確率よりも低いからである。単一のリセットトランジスタの代わりに２つの直列結合されたリセットトランジスタを付け加えると、非同期リセットフリップフロップの保持電圧が約２０ｍＶだけ減少され得る。

[0041]図３は、非同期リセットフリップフロップ３００の別の特定の実施形態を示す。非同期リセットフリップフロップ３００は、マスタ段３０２と、図１のスレーブ段１０２とを含み得る。図１の非同期リセットフリップフロップ１００と比較して、マスタ段３０２ではＮＯＲ論理ゲート１２２の代わりに、マスタ段３０２はＮＡＮＤ論理ゲート３０４を含む。さらに、制御信号１０４はリセット信号の代わりにセット信号である。それに応じて、非同期リセットフリップフロップ３００は、マスタ段３０２を使用してスレーブ段１０２の出力１３８をセットするためにセットモードで動作し得る。インバータ３０６は制御信号１０４に結合され得る。制御信号１０４が論理０であるとき、非同期リセットフリップフロップ３００は、通常動作モードで動作し得る。制御信号１０４が論理１であるとき、ＮＡＮＤ論理ゲート３０４の出力は論理１であり得る。セットモードの間、スレーブ段はマスタ段によってセットされる。スレーブ段１０２は、図１のスレーブ段１０２のリセッティングに関して説明されたものと同様の方法でマスタ段３０２によって（パスゲート１２７を介して）セットされ得る。

[0042]図４は、動作の保持モードの間、ハイインピーダンス出力をスレーブ段４０４の入力部に与えるように動作可能な回路４００の特定の実施形態を示す。図１の非同期リセットフリップフロップ１００、図２の非同期リセットフリップフロップ２００、図３の非同期リセットフリップフロップ３００、またはそれらの組合せは、回路４００を使用して実装され得る。

[0043]回路４００は、マスタ段４０２と、スレーブ段４０４とを含む。回路４００は、単一の電力ドメインであり得る。たとえば、回路４００は、単一の電源（たとえば、単一の電圧源または単一の電流源）によって電力を供給され得る。マスタ段４０２には、データ入力４０６に応答し、入力をトランスミッションゲート４１４に供給するインバータ４１２が含まれ得る。トランスミッションゲート４１４は、交差結合インバータ４１７、４１８から形成されたラッチ４１６に結合され得る。インバータ４１８の出力は、マスタ段４０２の状態ノード４２０において電圧を駆動し得、通常動作モードの間スレーブ段４０４に入力として供給される。スレーブ段４０４は、インバータ４３６に結合されたトランスミッションゲート４３０を含むことができる。インバータ４３６は、回路４００の出力４１０として供給される出力を生成することができる。キーパー回路４３４は、入力をインバータ４３６に供給するノード４３２で電圧を保持することができる。キーパー回路４３４は、１対の交差結合インバータを含むことができる。

[0044]マスタ段４０２は、保持動作モードの間、状態ノード４２０を電源からおよび接地から電気的に分離することによってハイインピーダンス出力を供給するように構成され得る。たとえば、ハイインピーダンス出力は、保持動作モード制御信号４０８に応答するマスタ段４０２のトリ−ステート要素（たとえば、トリ−ステートインバータ４１８）を介して生成され得る。したがって、接地への経路、インバータ４３６への入力部、キーパー回路４３４のインバータ（ＣＭＯＳゲートインピーダンスによる）、およびマスタ段４０２のトリ−ステートインバータ４１８の出力部（トランスミッションゲート４３０を介する）は、保持動作モードの間ハイインピーダンス値を経験し得る。それゆえに、ノード４３２の電流漏洩は、従来の同期リセットフリップフロップと比較して、減少され得る。したがって、スレーブ段４０４を動作させるのに必要とされる保持電圧は、保持動作モードの間減少され得る。

[0045]特定の実施形態では、スレーブ段４５０は、スタックプルダウントランジスタ４５６、４５８を含み得る。トランジスタ４５６はリセット信号４５４に応答し得、トランジスタ４５８は保持動作モード制御信号４０８に応答し得る。キーパー回路４３４は、トランジスタ４５６、４５８との競合を減少させるようにリセット動作の間ノード４３２を駆動するキーパー回路４３４のインバータをトリ−ステートにするためにリセット信号４５４に応答し得る。トランジスタ４５６、４５８の両方は、保持動作モードの間電力供給をオフにされ得る。したがって、ノード４３２に関連する漏洩電流は、従来の非同期リセットフリップフロップと比較して、減少され得る。漏洩電流を減少させると、回路４００の保持電圧は、保持動作モードの間、減少され得る。図１および図３のスレーブ段１０２、図２のスレーブ段２０２、またはそれらの組合せは、スレーブ段４５０を使用して実装され得る。

[0046]図５は、非同期リセットフリップフロップの動作の方法５００の特定の実施形態を示す。方法５００は、５０２において、クロック信号の選択的にゲート制御された反転バージョンをＮＯＲ論理ゲートの出力部で生成するために、ＮＯＲ論理ゲートの第１の入力部のクロック信号を、ＮＯＲ論理ゲートの第２の入力部の制御信号で選択的にゲート制御することを含む。たとえば、図１を参照して、ＮＯＲ論理ゲート１３３は、クロック信号１０３におよび制御信号１０４に応答することができる。ＮＯＲ論理ゲート１３３の出力部は、クロック信号１０３の反転バージョンを供給することができる。

[0047]方法５００は、５０４において、クロック信号の選択的にゲート制御されたバージョンを生成することをさらに含む。たとえば、図１を参照して、インバータ１０９は、ＮＯＲ論理ゲート１３３に応答することができ、クロック信号１０３（それは制御信号１０４によってゲート制御されるかまたは有効にされ得る）の遅延バージョンを出力するように構成され得る。方法５００は、５０６において、クロック信号の選択的にゲート制御された反転バージョンおよびクロック信号の選択的にゲート制御されたバージョンを、フリップフロップのマスタ段およびフリップフロップのスレーブ段に供給することをさらに含む。マスタ段は、スレーブ段を制御するために制御信号に応答する。たとえば、図１を参照して、ＮＯＲ論理ゲート１３３の出力（たとえば、クロック信号１０３の反転バージョン）およびクロック信号１０３の遅延バージョンは、非同期リセットフリップフロップ１００のマスタ段１０１におよびスレーブ段１０２に供給され得る。したがって、方法５００は、従来の非同期リセットフリップフロップと比較して、非同期リセットフリップフロップが漏洩電流を減少させるのを可能にし得る。漏洩電流の減少は、非同期リセットフリップフロップの電力消費を減少させる。

[0048]図６は、非同期リセットフリップフロップの動作の方法６００の特定の実施形態を示す。方法６００は、６０２において、通常動作モードの間、フリップフロップのマスタ段の出力をフリップフロップのスレーブ段の入力部に供給することを含む。フリップフロップは、単一の電力ドメインにある。たとえば、図４を参照して、インバータ４１８の出力は、通常動作モードの間、マスタ段４０２の状態ノード４２０において電圧を駆動し得、スレーブ段４０４への入力として供給される。方法６００は、保持動作モードの間、ハイインピーダンス出力をスレーブ段の入力部に供給することをさらに含む。たとえば、図４を参照して、マスタ段４０２は、保持動作モードの間、トリ−ステート要素を介して状態ノード４２０を電源からおよび接地から電気的に分離することによってハイインピーダンス出力を供給するように構成され得る。したがって、方法６００は、従来の非同期リセットフリップフロップと比較して、非同期リセットフリップフロップが漏洩電流を減少させるのを可能にし得る。

[0049]図７は、通信デバイス７００のブロック図であり、非同期リセットフリップフロップ（たとえば、図１〜３の非同期リセットフリップフロップおよび図４の回路４００のうちの１つまたは複数）を含む。図５〜６で説明された方法、またはそのいくつかの部分は、通信デバイス７００においてまたは通信デバイス７００によって（またはその構成要素によって）実行され得る。

[0050]通信デバイス７００は、メモリ７３２に結合されているデジタル信号プロセッサ（ＤＳＰ）などのプロセッサ７１０を含む。メモリ７３２は、命令７４６を記憶する非一時的有形コンピュータ可読および／またはプロセッサ可読記憶デバイスとされ得る。命令７４６は、図５〜６を参照して説明された方法などの本明細書で説明された１つまたは複数の機能または方法を実行するためにプロセッサ７１０によって実行可能とすることができる。

[0051]図７は、通信デバイス７００が、プロセッサ７１０におよびディスプレイデバイス７２８に結合されているディスプレイコントローラ７２６をさらに含み得ることを示す。符号器／復号器（ＣＯＤＥＣ）７３４もプロセッサ７１０に結合され得る。スピーカ７３６およびマイクロホン７３８がＣＯＤＥＣ７３４に結合され得る。図７は、プロセッサ７１０に結合されたワイヤレスコントローラ７４０をさらに示す。ワイヤレスコントローラ７４０は、トランシーバ７５０を介してアンテナ７４２と通信する。ワイヤレスコントローラ７４０、トランシーバ７５０、およびアンテナ７４２は、通信デバイス７００によるワイヤレス通信を可能にするワイヤレスインターフェースを意味し得る。通信デバイス７００は、多数のワイヤレスインターフェースを含み得、異なるワイヤレスネットワークは、異なるネットワーキング技術またはネットワーキング技術の組合せ（たとえば、ブルートゥース（登録商標）ローエナジー、近距離無線通信、Ｗｉ−Ｆｉ（登録商標）、セルラなど）をサポートするように構成される。

[0052]特定の実施形態では、プロセッサ７１０、ディスプレイコントローラ７２６、メモリ７３２、ＣＯＤＥＣ７３４、ワイヤレスコントローラ７４０、およびトランシーバ７５０は、システムインパッケージまたはシステムオンチップデバイス７２２中に含まれる。特定の実施形態では、入力デバイス７３０および電源７４４は、システムオンチップデバイス７２２に結合される。その上、特定の実施形態では、図７に示されるように、ディスプレイデバイス７２８、入力デバイス７３０、スピーカ７３６、マイクロホン７３８、アンテナ７４２、および電源７４４は、システムオンチップデバイス７２２の外部にある。しかしながら、ディスプレイデバイス７２８、入力デバイス７３０、スピーカ７３６、マイクロホン７３８、アンテナ７４２、および電源７４４の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス７２２の構成要素に結合され得る。

[0053]プロセッサ７１０は、例示的な非同期リセットフリップフロップ７４８などの非同期フリップフロップを使用して少なくとも部分的に実装され得る。非同期リセットフリップフロップ７４８は、図１の非同期リセットフリップフロップ１００、図２の非同期リセットフリップフロップ２００、図３の非同期リセットフリップフロップ３００、図４の回路４００、またはそれらの任意の組合せとされ得る。非同期リセットフリップフロップ７４８は、非同期リセットフリップフロップ７４８の状態を保持しながら保持動作モード中の電力消費の減少を可能にするために、通信デバイス７００の１つまたは複数の構成要素の回路で使用され得る。

[0054]プロセッサ７１０は、非同期リセットフリップフロップ７４８を使用して少なくとも部分的に実装されるように説明されているが、ディスプレイコントローラ７２６、メモリ７３２、ＣＯＤＥＣ７３４、およびワイヤレスコントローラ７４０のうちの１つまたは複数は、例示的な非同期リセットフリップフロップ７４８などの非同期フリップフロップを使用して少なくとも部分的に実装され得ることを理解されたい。

[0055]説明された実施形態に関連して、クロック信号に応答し、制御信号に応答するＮＯＲ論理演算を実行するための手段を、装置は含み得る。たとえば、図１を参照して、ＮＯＲ論理ゲート１３３は、クロック信号１０３におよび制御信号１０４に応答し得る。装置は、データを記憶するための第１の手段をさらに含み得る。たとえば、図１を参照して、非同期リセットフリップフロップ１００は、マスタ段１０１を含み得る。装置は、データを記憶するための第１の手段に応答するデータを記憶するための第２の手段をさらに含み得る。たとえば、図１を参照して、非同期リセットフリップフロップ１００は、マスタ段１０１に応答することができるスレーブ段１０２を含み得る。

[0056]装置は、ＮＯＲ論理演算を実行するための手段に応答する反転させるための手段をさらに含み得る。たとえば、図１を参照して、インバータ１０９は、ＮＯＲ論理ゲート１３３に応答し得る。反転させるための手段は、クロック信号の遅延バージョンを出力するように構成される。ＮＯＲ論理演算を実行するための手段の出力およびクロック信号の遅延バージョンは、データを記憶するための第１の手段におよびデータを記憶するための第２の手段に供給される。データを記憶するための第１の手段は、データを記憶するための第２の手段を制御するために制御信号に応答する。

[0057]特定の実施形態では、データを記憶するための第１の手段は、マスタ段４０２を含み得る。データを記憶するための第１の手段に応答するデータを記憶するための第２の手段は、マスタ段４０２に応答することができるスレーブ段４０４を含み得る。データを記憶するための第１の手段およびデータを記憶するための第２の手段は、単一の電力ドメインにある。たとえば、図４を参照して、マスタ段４０２とスレーブ段４０４とを含む回路４００は、単一の電源（たとえば、単一の電圧源または単一の電流源）によって電力を供給され得る。データを記憶するための第１の手段は、保持動作モードの間、高インピーダンス出力を、データを記憶するための第２の手段の入力部に供給するように構成される。たとえば、図４を参照して、マスタ段４０２は、保持動作モードの間、状態ノード４２０を電源からおよび接地から電気的に分離することによって、高インピーダンス出力を供給するように構成され得る。

[0058]開示された実施形態の１つまたは複数は、ポータブル音楽プレーヤ、携帯情報端末（ＰＤＡ）、モバイル位置データユニット、モバイル電話、セルラ電話、コンピュータ、タブレット、ポータブルデジタルビデオプレーヤ、またはポータブルコンピュータを含むシステムまたは装置に実装され得る。追加として、システムまたは装置は、通信デバイス、固定位置データユニット、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、デスクトップコンピュータ、データもしくはコンピュータ命令を記憶もしくは読み出す何か他のデバイス、またはそれらの組合せを含むことができる。別の例示的で非限定の例として、システムまたは装置は、全地球測位（ＧＰＳ）対応デバイスなどのリモートユニット、ナビゲーションデバイス、検針装置などの固定位置データユニット、または何か他の電子デバイスを含むことができる。図１〜５のうちの１つまたは複数は、本開示の教示によるシステム、装置および／または方法を示しているが、本開示は、これらの例証されたシステム、装置、および／または方法に限定されない。本開示の実施形態は、回路を含む任意のデバイスで利用され得る。

[0059]「第１の」、「第２の」などの呼称を使用している本明細書の要素へのいかなる参照も、全体的に、それらの要素の量または順序を限定しないことを理解されたい。むしろ、これらの呼称は、２つ以上の要素の間、または要素の例の間を区別する都合のよい方法として本明細書で使用され得る。したがって、第１および第２の要素への参照は、２つの要素のみが利用され得ること、または第１の要素が何らかの方法で第２の要素に先行しなければならないことを意味しない。さらに、特に明記しない限り、１組の要素は、１つまたは複数の要素を含むことができる。

[0060]本明細書で使用される「決定すること」という用語は多種多様なアクションを包含する。たとえば、「決定すること」は、算出すること、計算すること、処理すること、導出すること、調査すること、検索すること（たとえば、表、データベース、または別のデータ構造を検索すること）、確認することなどを含むことができる。さらに、「決定すること」は、受信すること（たとえば、情報を受信すること）、アクセスすること（たとえば、メモリ内のデータにアクセスすること）などを含むことができる。さらに、「決定すること」は、解決すること、選択すること、選ぶこと、確立することなどを含むことができる。

[0061]本明細書で使用される、項目のリスト「のうちの少なくとも１つ」を参照する句は、単一のメンバーを含む、それらの項目の任意の組合せを参照する。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ〜ｂ、ａ〜ｃ、ｂ〜ｃ、およびａ〜ｂ〜ｃを包含することが意図される。

[0062]様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能に関して概して上述で説明された。そのような機能がハードウェアとして実装されるか、またはプロセッサ実行可能命令として実装されるかは、特定の用途およびシステム全体に課せられた設計制約によって決まる。追加として、上述で説明された方法の様々な動作は（たとえば、図５〜６に示されたいかなる動作も）、様々なハードウェアおよび／またはソフトウェア構成要素、回路、および／またはモジュールなどの動作を実行することができる任意の好適な手段によって実行され得る。当業者は、説明された機能を特定用途ごとに様々な方法で実装することができるが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきでない。

[0063]本開示に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素（たとえば、電子ハードウェア）、プロセッサによって実行されるコンピュータソフトウェア、または本明細書で説明された機能を実行するように設計されたそれらの任意の組合せで実装または実行され得ることを当業者はさらに諒解されよう。汎用プロセッサはマイクロプロセッサとすることができるが、代替では、プロセッサは任意の市販のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることができる。プロセッサは、さらに、コンピューティングデバイスの組合せ、たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと協力する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。

[0064]１つまたは複数の態様では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、コンピュータ可読媒体に１つまたは複数の命令またはコードとして記憶され得る。コンピュータ可読媒体は、コンピュータプログラムデータをある場所から別の場所に移送しやすくする任意の媒体を含む、コンピュータ可読記憶媒体および通信媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体とすることができる。例として、限定ではなく、そのようなコンピュータ可読記憶媒体は、ランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ（ＲＯＭ）、プログラマブル読出専用メモリ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読出専用メモリ（ＣＤ−ＲＯＭ）、他の光ディスクス記憶装置、磁気ディスク記憶装置、磁気記憶デバイス、または命令もしくはデータ形態のプログラムコードを記憶するために使用され得て、コンピュータによってアクセスされ得る他の媒体を含むことができる。代替では、コンピュータ可読媒体（たとえば、記憶媒体）はプロセッサと一体とし得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に存在することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末に個別の構成要素として存在することができる。

[0065]さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、およびフロッピー（登録商標）ディスク（disk）を含み、ディスク（disk）は、通常、データを磁気的に再生し、一方、ディスク（disc）は、データをレーザーで光学的に再生する。したがって、いくつかの態様では、コンピュータ可読媒体は、非一時的コンピュータ可読媒体（たとえば、有形媒体）を含むことができる。上述の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

[0066]本明細書で開示された方法は、１つまたは複数のステップまたはアクションを含む。本方法のステップおよび／またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、ステップまたはアクションの特別な順序が指定されない限り、特別なステップおよび／またはアクションの順序および／または使用は本開示の範囲から逸脱することなく変更され得る。

[0067]いくつかの態様は、本明細書で提示された動作を実行するためのコンピュータプログラム製品を含むことができる。たとえば、コンピュータプログラム製品は、命令を記憶（および／または符号化）させたコンピュータ可読媒体を含むことができ、命令は、本明細書で説明された動作を実行するために１つまたは複数のプロセッサによって実行可能である。コンピュータプログラム製品は梱包材料を含むことができる。

[0068]さらに、本明細書で説明した方法および技法を実行するためのモジュールおよび／または他の適切な手段は、適用可能な場合にユーザ端末および／または基地局によってダウンロードされ、および／または他の方法で取得され得ることを諒解されたい。代替として、本明細書で説明された様々な方法は、記憶手段（たとえば、ＲＡＭ、ＲＯＭ、またはコンパクトディスク（ＣＤ）などの物理的な記憶媒体）を介して提供され得る。その上、本明細書で説明された方法および技法を提供するための任意の他の好適な技法が利用され得る。本開示の範囲は、上記に示された厳密な構成および構成要素に限定されないことを理解されたい。

[0069]開示された実施形態の上記の説明は、開示された実施形態を当業者が作成または使用することができるように行ったものである。前述は本開示の態様に関するが、本開示の他の態様が、本発明の基本範囲から逸脱することなく、考案されてもよく、その範囲は、以下の特許請求の範囲によって決定される。本開示または特許請求の範囲から逸脱することなく、本明細書で説明された実施形態の配列、動作、および詳細において、様々な改変、変更、および変形が行われ得る。したがって、本開示は、本明細書の実施形態に限定されるものではなく、以下の特許請求の範囲およびその均等物によって定義される原理および新規の特徴と一致することが可能な最も広い範囲が与えられるべきものである。

[0069]開示された実施形態の上記の説明は、開示された実施形態を当業者が作成または使用することができるように行ったものである。前述は本開示の態様に関するが、本開示の他の態様が、本発明の基本範囲から逸脱することなく、考案されてもよく、その範囲は、以下の特許請求の範囲によって決定される。本開示または特許請求の範囲から逸脱することなく、本明細書で説明された実施形態の配列、動作、および詳細において、様々な改変、変更、および変形が行われ得る。したがって、本開示は、本明細書の実施形態に限定されるものではなく、以下の特許請求の範囲およびその均等物によって定義される原理および新規の特徴と一致することが可能な最も広い範囲が与えられるべきものである。
以下に、出願当初の特許請求の範囲を付記する。
［Ｃ１］
クロック信号におよび制御信号に応答するＮＯＲ論理ゲートと、
フリップフロップのマスタ段と、
前記フリップフロップのスレーブ段と、前記スレーブ段は前記マスタ段に応答し、
前記ＮＯＲ論理ゲートに応答し、前記クロック信号の遅延バージョンを出力するように構成されたインバータと
を備える回路であって、
ここにおいて、前記ＮＯＲ論理ゲートの出力および前記クロック信号の前記遅延バージョンは、前記フリップフロップの前記マスタ段におよび前記スレーブ段に供給され、
ここにおいて、前記マスタ段は、前記スレーブ段を制御するために前記制御信号に応答する、回路。
［Ｃ２］
前記制御信号はリセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をリセットモードの間リセットするために前記リセット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記リセットモードの間リセットするように構成される、Ｃ１に記載の回路。
［Ｃ３］
前記マスタ段は前記制御信号に応答し、ここにおいて、前記スレーブ段は前記制御信号から分離されている、Ｃ１に記載の回路。
［Ｃ４］
前記ＮＯＲ論理ゲートの前記出力は、マルチプルのフリップフロップ回路に供給されるように構成される、Ｃ１に記載の回路。
［Ｃ５］
前記スレーブ段がインバータを備え、ここにおいて、前記インバータの入力部は、２つの直列結合されたプルアップトランジスタに結合される、Ｃ１に記載の回路。
［Ｃ６］
前記インバータの前記入力部は、２つの直列結合されたプルダウントランジスタにさらに結合され、ここにおいて、前記２つの直列結合されたプルアップトランジスタの幅は、前記２つの直列結合されたプルダウントランジスタの幅よりも大きい、Ｃ５に記載の回路。
［Ｃ７］
前記２つの直列結合されたプルダウントランジスタの前記幅は、製作ルールによって許容される最小幅にほぼ等しい、Ｃ６に記載の回路。
［Ｃ８］
前記制御信号はセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をセットモードの間セットするために前記セット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記セットモードの間セットするように構成される、Ｃ１に記載の回路。
［Ｃ９］
フリップフロップのマスタ段と、
前記フリップフロップのスレーブ段と、前記フリップフロップは前記マスタ段に応答し、
を備える回路であって、
ここにおいて、前記フリップフロップは単一の電力ドメインにあり、ここにおいて、前記マスタ段は、保持動作モードの間、ハイインピーダンス出力を前記スレーブ段の入力部に供給するように構成される、回路。
［Ｃ１０］
前記マスタ段は、前記マスタ段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、Ｃ９に記載の回路。
［Ｃ１１］
前記ハイインピーダンス出力は、前記マスタ段のトリ−ステート要素を介して生成され、ここにおいて、前記トリ−ステート要素は、保持動作モード制御信号に応答する、Ｃ１０に記載の回路。
［Ｃ１２］
前記フリップフロップは、通常動作モードの間、前記単一の電力ドメインの供給電圧によって電力を供給され、ここにおいて、前記供給電圧は、前記保持動作モードの間、前記単一の電力ドメインの保持電圧まで下げられる、Ｃ１０に記載の回路。
［Ｃ１３］
前記フリップフロップは、わずか２つのトランスミッションゲートしか備えない、Ｃ１０に記載の回路。
［Ｃ１４］
クロック信号の選択的にゲート制御された反転バージョンをＮＯＲ論理ゲートの出力部で生成するために、前記ＮＯＲ論理ゲートの第１の入力部のクロック信号を、前記ＮＯＲ論理ゲートの第２の入力部の制御信号で選択的にゲート制御することと、
前記クロック信号の選択的にゲート制御されたバージョンを生成することと、
前記クロック信号の前記選択的にゲート制御された反転バージョンおよび前記クロック信号の前記選択的にゲート制御されたバージョンを、フリップフロップのマスタ段におよび前記フリップフロップのスレーブ段に供給することと、ここにおいて、前記マスタ段は、前記スレーブ段を制御するために前記制御信号に応答する、
を備える方法。
［Ｃ１５］
前記制御信号はリセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をリセットモードの間リセットするために前記リセット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記リセットモードの間リセットするように構成される、Ｃ１４に記載の方法。
［Ｃ１６］
前記スレーブ段は、前記リセット信号から分離されている、Ｃ１５に記載の方法。
［Ｃ１７］
前記ＮＯＲ論理ゲートの前記出力は、マルチプルのフリップフロップ回路に供給されるように構成される、Ｃ１４に記載の方法。
［Ｃ１８］
前記スレーブ段は、インバータを備え、ここにおいて、前記インバータの入力部は、２つの直列結合されたプルアップトランジスタに結合される、Ｃ１４に記載の方法。
［Ｃ１９］
前記インバータは、前記スレーブ段の出力を生成するように構成される、Ｃ１８に記載の方法。
［Ｃ２０］
前記インバータは、２つの直列結合されたプルダウントランジスタにさらに結合され、前記２つの直列結合されたプルアップトランジスタの幅は、前記２つの直列結合されたプルダウントランジスタの幅よりも大きい、Ｃ１８に記載の方法。
［Ｃ２１］
前記２つの直列結合されたプルダウントランジスタの幅は、製作ルールによって許容される最小幅にほぼ等しい、Ｃ２０に記載の方法。
［Ｃ２２］
前記スレーブ段で、前記マスタ段の出力を受信することと、
前記マスタ段の前記出力に応答し、およびリセット信号に応答して、前記スレーブ段の前記出力を、ＮＡＮＤ論理ゲートを介して、選択的にリセットすることと
をさらに含む、Ｃ１４に記載の方法。
［Ｃ２３］
前記ＮＡＮＤ論理ゲートは、動作モードの間インバータとして機能するように、およびリセットモードの間リセット機能を実行するように構成される、Ｃ２２に記載の方法。
［Ｃ２４］
前記制御信号はセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をセットモードの間セットするために前記セット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記セットモードの間セットするように構成される、Ｃ１４に記載の方法。
［Ｃ２５］
動作モードの間、フリップフロップのマスタ段の出力を前記フリップフロップのスレーブ段の入力部に供給することと、ここにおいて、前記フリップフロップが単一の電力ドメインであり、
保持モードの間、ハイインピーダンス出力を前記スレーブ段の前記入力部に供給することと
を備える方法。
［Ｃ２６］
前記マスタ段は、前記マスタ段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、Ｃ２５に記載の方法。
［Ｃ２７］
前記ハイインピーダンス出力は、前記マスタ段のトリ−ステート要素を介して生成され、前記トリ−ステート要素は、保持動作モード制御信号に応答する、Ｃ２５に記載の方法。
［Ｃ２８］
前記フリップフロップは、通常動作モードの間、前記単一の電力ドメインの供給電圧によって電力を供給されるように構成され、ここにおいて、前記供給電圧は、前記保持動作モードの間、保持電圧まで下げられる、Ｃ２５に記載の方法。
［Ｃ２９］
前記フリップフロップは、わずか２つのトランスミッションゲートしか備えない、Ｃ２５に記載の方法。
［Ｃ３０］
クロック信号および制御信号に応答して論理演算を実行するための手段と、
データを記憶するための第１の手段と、
前記データを記憶するための第１の手段に応答してデータを記憶するための第２の手段と、
前記論理演算を実行するための手段に応答して反転させるための手段と、ここにおいて、前記反転させるための手段は、前記クロック信号の遅延バージョンを出力するように構成される、
を備える回路であって、
ここにおいて、前記論理演算を実行するための手段の出力および前記クロック信号の前記遅延バージョンは、前記データを記憶するための第１の手段におよび前記データを記憶するための第２の手段に供給され、
ここにおいて、前記データを記憶するための第１の手段は、前記データを記憶するための第２の手段を制御するために前記制御信号に応答する、回路。
［Ｃ３１］
前記制御信号はリセット信号を含み、ここにおいて、前記データを記憶するための第１の手段は、前記データを記憶するための第１の手段をリセットモードの間リセットするために前記リセット信号に応答し、ここにおいて、前記データを記憶するための第１の手段は、前記データを記憶するための第２の手段を前記リセットモードの間リセットするように構成される、Ｃ３０に記載の回路。
［Ｃ３２］
データを記憶するための第１の手段と、
前記データを記憶するための第１の手段に応答してデータを記憶するための第２の手段と
を備える回路であって、
ここにおいて、前記データを記憶するための第１の手段および前記データを記憶するための第２の手段は、単一の電力ドメインにあり、ここにおいて、前記データを記憶するための第１の手段は、保持動作モードの間、前記データを記憶するための第２の手段の入力部に高インピーダンス出力を供給するように構成される、回路。
［Ｃ３３］
前記データを記憶するための第１の手段は、前記データを記憶するための第１の手段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、Ｃ３２に記載の回路。
［Ｃ３４］
クロック信号の選択的にゲート制御された反転バージョンをＮＯＲ論理ゲートの出力部で生成するために、前記ＮＯＲ論理ゲートの第１の入力部のクロック信号を、前記ＮＯＲ論理ゲートの第２の入力部の制御信号で選択的にゲート制御することと、
前記クロック信号の選択的にゲート制御されたバージョンを前記クロック信号の前記選択的にゲート制御された反転バージョンからインバータを介して生成することと、
前記クロック信号の前記選択的にゲート制御された反転バージョンおよび前記クロック信号の前記選択的にゲート制御されたバージョンを、フリップフロップのマスタ段におよび前記フリップフロップのスレーブ段に供給することと、ここにおいて、前記マスタ段は、前記スレーブ段を制御するために前記制御信号に応答する、
を備える動作を実行するためにコンピュータによって実行可能な命令を記憶する非一時的コンピュータ可読記憶媒体。
［Ｃ３５］
通常モードの間、フリップフロップのマスタ段の出力を前記フリップフロップのスレーブ段の入力部に供給することと、ここにおいて、前記フリップフロップが単一の電力ドメインであり、
保持動作モードの間、ハイインピーダンス出力を前記スレーブ段の前記入力部に供給することと
を備える動作を実行するためにコンピュータによって実行可能な命令を記憶する非一時的コンピュータ可読記憶媒体。

Claims (35)

1. クロック信号におよび制御信号に応答するＮＯＲ論理ゲートと、
   フリップフロップのマスタ段と、
   前記フリップフロップのスレーブ段と、前記スレーブ段は前記マスタ段に応答し、
   前記ＮＯＲ論理ゲートに応答し、前記クロック信号の遅延バージョンを出力するように構成されたインバータと
   を備える回路であって、
   ここにおいて、前記ＮＯＲ論理ゲートの出力および前記クロック信号の前記遅延バージョンは、前記フリップフロップの前記マスタ段におよび前記スレーブ段に供給され、
   ここにおいて、前記マスタ段は、前記スレーブ段を制御するために前記制御信号に応答する、回路。
2. 前記制御信号はリセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をリセットモードの間リセットするために前記リセット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記リセットモードの間リセットするように構成される、請求項１に記載の回路。
3. 前記マスタ段は前記制御信号に応答し、ここにおいて、前記スレーブ段は前記制御信号から分離されている、請求項１に記載の回路。
4. 前記ＮＯＲ論理ゲートの前記出力は、マルチプルのフリップフロップ回路に供給されるように構成される、請求項１に記載の回路。
5. 前記スレーブ段がインバータを備え、ここにおいて、前記インバータの入力部は、２つの直列結合されたプルアップトランジスタに結合される、請求項１に記載の回路。
6. 前記インバータの前記入力部は、２つの直列結合されたプルダウントランジスタにさらに結合され、ここにおいて、前記２つの直列結合されたプルアップトランジスタの幅は、前記２つの直列結合されたプルダウントランジスタの幅よりも大きい、請求項５に記載の回路。
7. 前記２つの直列結合されたプルダウントランジスタの前記幅は、製作ルールによって許容される最小幅にほぼ等しい、請求項６に記載の回路。
8. 前記制御信号はセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をセットモードの間セットするために前記セット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記セットモードの間セットするように構成される、請求項１に記載の回路。
9. フリップフロップのマスタ段と、
   前記フリップフロップのスレーブ段と、前記フリップフロップは前記マスタ段に応答し、
   を備える回路であって、
   ここにおいて、前記フリップフロップは単一の電力ドメインにあり、ここにおいて、前記マスタ段は、保持動作モードの間、ハイインピーダンス出力を前記スレーブ段の入力部に供給するように構成される、回路。
10. 前記マスタ段は、前記マスタ段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、請求項９に記載の回路。
11. 前記ハイインピーダンス出力は、前記マスタ段のトリ−ステート要素を介して生成され、ここにおいて、前記トリ−ステート要素は、保持動作モード制御信号に応答する、請求項１０に記載の回路。
12. 前記フリップフロップは、通常動作モードの間、前記単一の電力ドメインの供給電圧によって電力を供給され、ここにおいて、前記供給電圧は、前記保持動作モードの間、前記単一の電力ドメインの保持電圧まで下げられる、請求項１０に記載の回路。
13. 前記フリップフロップは、わずか２つのトランスミッションゲートしか備えない、請求項１０に記載の回路。
14. クロック信号の選択的にゲート制御された反転バージョンをＮＯＲ論理ゲートの出力部で生成するために、前記ＮＯＲ論理ゲートの第１の入力部のクロック信号を、前記ＮＯＲ論理ゲートの第２の入力部の制御信号で選択的にゲート制御することと、
    前記クロック信号の選択的にゲート制御されたバージョンを生成することと、
    前記クロック信号の前記選択的にゲート制御された反転バージョンおよび前記クロック信号の前記選択的にゲート制御されたバージョンを、フリップフロップのマスタ段におよび前記フリップフロップのスレーブ段に供給することと、ここにおいて、前記マスタ段は、前記スレーブ段を制御するために前記制御信号に応答する、
    を備える方法。
15. 前記制御信号はリセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をリセットモードの間リセットするために前記リセット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記リセットモードの間リセットするように構成される、請求項１４に記載の方法。
16. 前記スレーブ段は、前記リセット信号から分離されている、請求項１５に記載の方法。
17. 前記ＮＯＲ論理ゲートの前記出力は、マルチプルのフリップフロップ回路に供給されるように構成される、請求項１４に記載の方法。
18. 前記スレーブ段は、インバータを備え、ここにおいて、前記インバータの入力部は、２つの直列結合されたプルアップトランジスタに結合される、請求項１４に記載の方法。
19. 前記インバータは、前記スレーブ段の出力を生成するように構成される、請求項１８に記載の方法。
20. 前記インバータは、２つの直列結合されたプルダウントランジスタにさらに結合され、前記２つの直列結合されたプルアップトランジスタの幅は、前記２つの直列結合されたプルダウントランジスタの幅よりも大きい、請求項１８に記載の方法。
21. 前記２つの直列結合されたプルダウントランジスタの幅は、製作ルールによって許容される最小幅にほぼ等しい、請求項２０に記載の方法。
22. 前記スレーブ段で、前記マスタ段の出力を受信することと、
    前記マスタ段の前記出力に応答し、およびリセット信号に応答して、前記スレーブ段の前記出力を、ＮＡＮＤ論理ゲートを介して、選択的にリセットすることと
    をさらに含む、請求項１４に記載の方法。
23. 前記ＮＡＮＤ論理ゲートは、動作モードの間インバータとして機能するように、およびリセットモードの間リセット機能を実行するように構成される、請求項２２に記載の方法。
24. 前記制御信号はセット信号を含み、ここにおいて、前記マスタ段は、前記マスタ段をセットモードの間セットするために前記セット信号に応答し、ここにおいて、前記マスタ段は、前記スレーブ段を前記セットモードの間セットするように構成される、請求項１４に記載の方法。
25. 動作モードの間、フリップフロップのマスタ段の出力を前記フリップフロップのスレーブ段の入力部に供給することと、ここにおいて、前記フリップフロップが単一の電力ドメインであり、
    保持モードの間、ハイインピーダンス出力を前記スレーブ段の前記入力部に供給することと
    を備える方法。
26. 前記マスタ段は、前記マスタ段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、請求項２５に記載の方法。
27. 前記ハイインピーダンス出力は、前記マスタ段のトリ−ステート要素を介して生成され、前記トリ−ステート要素は、保持動作モード制御信号に応答する、請求項２５に記載の方法。
28. 前記フリップフロップは、通常動作モードの間、前記単一の電力ドメインの供給電圧によって電力を供給されるように構成され、ここにおいて、前記供給電圧は、前記保持動作モードの間、保持電圧まで下げられる、請求項２５に記載の方法。
29. 前記フリップフロップは、わずか２つのトランスミッションゲートしか備えない、請求項２５に記載の方法。
30. クロック信号および制御信号に応答して論理演算を実行するための手段と、
    データを記憶するための第１の手段と、
    前記データを記憶するための第１の手段に応答してデータを記憶するための第２の手段と、
    前記論理演算を実行するための手段に応答して反転させるための手段と、ここにおいて、前記反転させるための手段は、前記クロック信号の遅延バージョンを出力するように構成される、
    を備える回路であって、
    ここにおいて、前記論理演算を実行するための手段の出力および前記クロック信号の前記遅延バージョンは、前記データを記憶するための第１の手段におよび前記データを記憶するための第２の手段に供給され、
    ここにおいて、前記データを記憶するための第１の手段は、前記データを記憶するための第２の手段を制御するために前記制御信号に応答する、回路。
31. 前記制御信号はリセット信号を含み、ここにおいて、前記データを記憶するための第１の手段は、前記データを記憶するための第１の手段をリセットモードの間リセットするために前記リセット信号に応答し、ここにおいて、前記データを記憶するための第１の手段は、前記データを記憶するための第２の手段を前記リセットモードの間リセットするように構成される、請求項３０に記載の回路。
32. データを記憶するための第１の手段と、
    前記データを記憶するための第１の手段に応答してデータを記憶するための第２の手段と
    を備える回路であって、
    ここにおいて、前記データを記憶するための第１の手段および前記データを記憶するための第２の手段は、単一の電力ドメインにあり、ここにおいて、前記データを記憶するための第１の手段は、保持動作モードの間、前記データを記憶するための第２の手段の入力部に高インピーダンス出力を供給するように構成される、回路。
33. 前記データを記憶するための第１の手段は、前記データを記憶するための第１の手段の状態ノードを電源からおよび接地から電気的に分離することによって、前記ハイインピーダンス出力を供給するように構成される、請求項３２に記載の回路。
34. クロック信号の選択的にゲート制御された反転バージョンをＮＯＲ論理ゲートの出力部で生成するために、前記ＮＯＲ論理ゲートの第１の入力部のクロック信号を、前記ＮＯＲ論理ゲートの第２の入力部の制御信号で選択的にゲート制御することと、
    前記クロック信号の選択的にゲート制御されたバージョンを前記クロック信号の前記選択的にゲート制御された反転バージョンからインバータを介して生成することと、
    前記クロック信号の前記選択的にゲート制御された反転バージョンおよび前記クロック信号の前記選択的にゲート制御されたバージョンを、フリップフロップのマスタ段におよび前記フリップフロップのスレーブ段に供給することと、ここにおいて、前記マスタ段は、前記スレーブ段を制御するために前記制御信号に応答する、
    を備える動作を実行するためにコンピュータによって実行可能な命令を記憶する非一時的コンピュータ可読記憶媒体。
35. 通常モードの間、フリップフロップのマスタ段の出力を前記フリップフロップのスレーブ段の入力部に供給することと、ここにおいて、前記フリップフロップが単一の電力ドメインであり、
    保持動作モードの間、ハイインピーダンス出力を前記スレーブ段の前記入力部に供給することと
    を備える動作を実行するためにコンピュータによって実行可能な命令を記憶する非一時的コンピュータ可読記憶媒体。

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