KR20150143603A

KR20150143603A - 감소된 리텐션 전압을 갖는 플립-플롭

Info

Publication number: KR20150143603A
Application number: KR1020157031990A
Authority: KR
Inventors: 세이드 하디 라소우리; 안니메쉬 다타; 제이 마드후카르 사흐; 마틴 세인트-로렌트; 피유쉬 쿠마르 파르카; 사친 바파트; 라마프라사스 빌란구디피트차이; 모함메드 하산 압부-라흐마; 프라야그 브하누브하이 파텔
Original assignee: 퀄컴 인코포레이티드
Priority date: 2013-04-12
Filing date: 2014-04-04
Publication date: 2015-12-23
Also published as: WO2014168838A2; CN105122646B; CN105122646A; JP2016518785A; US9673786B2; US20140306735A1; EP2984756A2; WO2014168838A3

Abstract

회로는 클록 신호 및 제어 신호에 응답하는 로직 게이트를 포함한다. 회로는 또한 플립-플롭의 마스터 스테이지를 포함한다. 회로는 추가로 마스터 스테이지에 응답하는 플립-플롭의 슬래이브 스테이지를 포함한다. 회로는 추가로 클록 신호의 지연된 버전을 출력하도록 구성되고 로직 게이트에 응답하는 인버터를 포함한다. 로직 게이트의 출력 및 클록 신호의 지연된 버전은 플립-플롭의 마스터 스테이지 및 슬래이브 스테이지에 제공된다. 마스터 스테이지는 슬래이브 스테이지를 제어하기 위한 제어 신호에 응답한다.

Description

감소된 리텐션 전압을 갖는 플립-플롭{A FLIP-FLOP WITH REDUCED RETENTION VOLTAGE}

[0001] 본 출원은 2013년 4월 12일 출원된 미국 가출원 번호 제13/862,015호를 우선권으로 주장하며, 상기 가출원은 그 전체가 인용에 의해 본원에 포함된다.

분야

[0002] 본 개시는 일반적으로 플립-플롭들에 관한 것이다.

[0003] 기술의 진보는 보다 작고 보다 강력한 컴퓨팅 디바이스들을 발생시켰다. 예를 들어, 현재, 작고, 경량이며 사용자에 의해 쉽게 소지되는 휴대용 무선 전화들, 개인용 디지털 보조기기들(PDA들) 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대식 개인용 컴퓨팅 디바이스들이 존재한다. 보다 구체적으로, 셀룰러 전화 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들 상에서 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 다수의 이러한 무선 전화들은 그 내부에 포함되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 정지화상 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 재생기를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하는데 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션을 포함하는 실행 가능한 명령들을 프로세싱할 수 있다. 이에 따라, 이들 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.

[0004] 모바일 디바이스들에서, 배터리 수명은 다른 브랜드들로부터 한 브랜드를 구분할 수 있는 특징이다. 모바일 디바이스에서, 에너지 소비의 원인들 중 하나는 대기 전력(즉, 모바일 디바이스가 대기 모드에 있을 때, 또는 디바이스의 특정한 컴포넌트들이 백그라운드에서 스톨(stall)될 때 소비되는 에너지)이다. 모바일 디바이스가 대기 모드에 있을 때, 모바일 디바이스는 배터리 수명을 보존하기 위해 모바일 디바이스의 특정한 회로들을 턴 오프한다. 그러나 특정한 회로들의 몇몇 로직 상태들(예를 들어, 제어 정보)은, 모바일 디바이스가 대기 모드를 나갈 때 모바일 디바이스가 적절히 기능하도록 대기 모드 동안 보유되어야 한다. 플립-플롭 회로들은 통상적으로 대기 모드 동안 로직 상태들을 보유하는데 이용된다. 플립-플롭 회로들은 대기 모드 동안 전력을 소비한다.

[0005] 플립-플롭 회로들의 전력을 감소시키기 위해, 기존의 시스템들은 일반적으로, 특정한 타입의 플립-플롭(즉, 리텐션 플립-플롭들)을 이용함으로써 리텐션 전압(예를 들어, 대기 모드 동안 플립-플롭 회로에 공급되는 전압)을 감소시킨다. 리텐션 플립-플롭들이 더 낮은 전압들로 동작할 수 있지만, 리텐션 플립-플롭들은 통상적으로 영역 오버헤드를 증가시켜서, 그들의 애플리케이션들을 제한한다.

[0006] 리텐션 플립-플롭은 리텐션 동작 모드(retention operation mode) 동안 전력을 소비한다. 따라서, 모바일 디바이스 내에서의 리텐션 플립-플롭은 모바일 디바이스의 배터리 수명에 영향을 준다. 본 명세서에서 설명되는 시스템들 및 방법들은 유리하게는, 리텐션 플립-플롭이 전력 소비를 감소시키는 것을 가능케 할 수 있다.

[0007] 예를 들어, 종래의 리셋 플립-플롭(예를 들어, 리텐션 플립-플롭)은 통상적으로 마스터 스테이지 및 슬래이브 스테이지를 포함한다. 슬래이브 스테이지는 패스 게이트, 인버터, 복수의 nMOS 트랜지스터들 및 복수의 pMOS 트랜지스터들을 포함할 수 있다. 리텐션 동작 모드 동안, 리셋 플립-플롭에 대한 공급 전압은, 리셋 플립 플롭의 트랜지스터들이 상태들을 스위칭하지 않도록(이에 따라 리텐션 동작 모드에 진입하기 이전의 트랜지스터들의 상태들을 유지함) 낮춰진다. 그러나 각각의 리셋 트랜지스터는 리셋 트랜지스터와 연관되는 누설 전류로 인해 리텐션 동작 모드 동안 전력을 소비한다. 공급 전압이 리텐션 동작 모드 동안 리셋 트랜지스터에 의해 소비되는 누설 전류 미만인 레벨로 낮춰질 때, 리셋 트랜지스터는 상태들을 손실할 수 있다. 트랜지스터 상태들의 손실은 데이터 변질을 야기할 수 있다.

[0008] 특정한 실시예에서, 리셋 플립-플롭은 클록 신호의 지연된 버전 및 클록 신호의 인버팅된 지연된 버전을 이용하여 마스터 스테이지 및 슬래이브 스테이지를 제어할 수 있다. 클록 신호의 지연된 버전 및 클록 신호의 인버팅된 지연된 버전은 NOR 로직 게이트 및 인버터를 통해 생성될 수 있다. 슬래이브 스테이지로부터 리셋 트랜지스터의 이용을 방지함으로써(그리고 리셋 트랜지스터로부터 누설 전류를 방지함으로써), 리셋 플립-플롭은 리텐션 동작 모드 동안 전력 소비를 감소시킬 수 있다.

[0009] 다른 특정한 실시예에서, 리셋 플립-플롭은 마스터 스테이지, 마스터 스테이지에 커플링되는 슬래이브 스테이지 및 리셋 신호 입력에 커플링되는 인버터를 포함한다. 슬래이브 스테이지는 NAND 로직 게이트를 포함하고, NAND 로직 게이트는 인버터에 커플링된다.

[0010] 다른 특정한 실시예에서, 리셋 플립-플롭은 클록 신호의 지연된 버전 및 클록 신호의 인버팅된 지연된 버전을 이용하여 마스터 스테이지 및 슬래이브 스테이지를 제어할 수 있다. 클록 신호의 지연된 버전 및 클록 신호의 인버팅된 지연된 버전은 NOR 로직 게이트 및 인버터를 통해 생성될 수 있다. 리셋 플립 플롭은 인버터에 커플링되는 세트 신호 입력에 응답할 수 있다. 리셋 플립-플롭은 또한 마스터 스테이지에서 NAND 로직 게이트를 가질 수 있다.

[0011] 특정한 실시예에서, 회로는 클록 신호 및 제어 신호에 응답하는 NOR 로직 게이트를 포함한다. 회로는 또한 플립-플롭의 마스터 스테이지를 포함한다. 회로는 추가로 마스터 스테이지에 응답하는 플립-플롭의 슬래이브 스테이지를 포함한다. 회로는 추가로 NOR 로직 게이트에 응답하고 클록 신호의 지연된 버전을 출력하도록 구성되는 인버터를 포함한다. NOR 로직 게이트의 출력 및 클록 신호의 지연된 버전은 플립-플롭의 마스터 스테이지 및 슬래이브 스테이지에 제공된다. 마스터 스테이지는 슬래이브 스테이지를 제어하기 위한 제어 신호에 응답한다.

[0012] 다른 특정한 실시예에서, 회로는 플립-플롭의 마스터 스테이지를 포함한다. 회로는 또한 마스터 스테이지에 응답하는 플립-플롭의 슬래이브 스테이지를 포함한다. 플립-플롭은 단일 전력 도메인에 있다. 마스터 스테이지는 리텐션 동작 모드 동안 슬래이브 스테이지의 입력에 고 임피던스 출력을 제공하도록 구성된다.

[0013] 특정한 실시예에서, 방법은 NOR 로직 게이트의 출력에서 클록 신호의 선택적으로 게이팅된 인버팅된 버전을 생성하도록 NOR 로직 게이트의 제 2 입력의 제어 신호로 NOR 로직 게이트의 제 1 입력의 클록 신호를 선택적으로 게이팅하는 것을 포함한다. 방법은 또한 클록 신호의 선택적으로 게이팅된 버전을 생성하는 것을 포함한다. 방법은 추가로 플립-플롭의 마스터 스테이지 및 플립-플롭의 슬래이브 스테이지에 클록 신호의 선택적으로 게이팅된 인버팅된 버전 및 클록 신호의 선택적으로 게이팅된 버전을 제공하는 것을 포함한다.

[0014] 다른 특정한 실시예에서, 방법은 정상 동작 모드 동안 플립-플롭의 슬래이브 스테이지의 입력에 플립-플롭의 마스터 스테이지의 출력을 제공하는 것을 포함한다. 플립-플롭은 단일 전력 도메인에 있다. 방법은 또한 리텐션 동작 모드 동안 슬래이브 스테이지의 입력에 고 임피던스 출력을 제공하는 것을 포함한다.

[0015] 개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은 리셋 플립-플롭의 리텐션 전압을 감소시키고 그에 따라 에너지를 절감하고 배터리 수명을 연장하는 능력이다. 본 개시의 다른 양상들, 이점들 및 특징들은 하기의 섹션들: 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 명세서의 고찰 이후에 자명하게 될 것이다.

[0016] 도 1은 비동기식 리셋 플립-플롭의 특정한 실시예를 예시하는 로직도이다.
[0017] 도 2는 비동기식 리셋 플립-플롭의 다른 특정한 실시예를 예시하는 로직도이다.
[0018] 도 3은 비동기식 리셋 플립-플롭의 다른 특정한 실시예를 예시하는 로직도이다.
[0019] 도 4는 리텐션 동작 모드 동안 플립-플롭의 슬래이브 스테이지의 입력에 고-임피던스 출력을 제공하도록 동작 가능한 플립-플롭의 실시예를 예시하는 로직도이다.
[0020] 도 5는 비동기식 리셋 플립-플롭에서 동작의 방법의 특정한 실시예를 예시하는 흐름도이다.
[0021] 도 6은 비동기식 리셋 플립-플롭에서 동작의 방법의 다른 특정한 실시예를 예시하는 흐름도이다.
[0022] 도 7은 도 1 내지 도 4의 비동기식 리셋 플립-플롭 중 하나 또는 그 초과를 포함하는 통신 디바이스의 블록도이다.

[0023] 도 1은 비동기식 리셋 플립-플롭(100)을 예시한다. 비동기식 리셋 플립-플롭(100)은 마스터 스테이지(101) 및 슬래이브 스테이지(102)를 포함할 수 있다. 비동기식 리셋 플립-플롭(100)은 클록 신호(103), 제어 신호(104) 및 제어 신호들(105-107)을 수신하도록 구성될 수 있다. 비동기식 리셋 플립-플롭(100)은 추가로 트랜지스터들(111-118), 인버터들(109, 110, 및 120), NAND 로직 게이트(119), 신호 출력들(135, 136), 및 NOR 로직 게이트(133)를 포함할 수 있다. 트랜지스터들(111-114)은 제 1 트랜지스터 스택을 형성할 수 있고, 트랜지스터들(115-118)은 제 2 트랜지스터 스택을 형성할 수 있다. 2개의 4-트랜지스터 스택들(111-118)은 마스터 스테이지(101)에 출력을 제공하도록 제어 신호들(105-107)에 응답할 수 있다.

[0024] 마스터 스테이지(101)는 패스 게이트(121), NOR 로직 게이트(122), 2개의 nMOS(n channel metal oxide semiconductor) 트랜지스터들(123 및 124) 및 2개의 pMOS(p channel metal oxide semiconductor) 트랜지스터들(125 및 126)을 포함할 수 있다. 패스 게이트(121)의 입력은 2개의 4-트랜지스터 스택들(111-118)의 출력에 커플링될 수 있고, 패스 게이트(121)의 출력은 트랜지스터들(126 및 123) 및 NOR 로직 게이트(122)에 의해 형성되는 래치의 입력에 커플링될 수 있다. nMOS 트랜지스터(124) 및 pMOS 트랜지스터(125)는 패스 게이트(121)를 통해 수신되는 데이터의 래칭 동안 경합을 감소시키기 위한 격리 디바이스들로서 동작할 수 있다. NOR 로직 게이트(122)는 패스 게이트(121)의 출력에 커플링되는 제 1 입력 및 제어 신호(104)에 커플링되는 제 2 입력을 가질 수 있다. NOR 로직 게이트(122)의 출력은 마스터 스테이지(101)의 출력 신호를, 슬래이브 스테이지(102)의 패스 게이트(127)(예를 들어, 전송 게이트)에, nMOS 트랜지스터(123)에 그리고 pMOS 트랜지스터(126)에 제공할 수 있다. NOR 로직 게이트(122) 및 트랜지스터들(123-126)은, 제어 신호(104)가 로직 0일 때 마스터 스테이지(101)의 출력에서 데이터 값을 래칭하고, 제어 신호(104)가 로직 1일 때 로직 0 값을 출력하도록 동작할 수 있다.

[0025] 슬래이브 스테이지(102)는 패스 게이트(127), 인버터(128), nMOS 트랜지스터들(129, 130) 및 pMOS 트랜지스터들(131, 132)을 포함할 수 있다. 패스 게이트(127)는 마스터 스테이지(101)의 NOR 게이트(122)의 출력에 응답하는 입력을 가질 수 있고, 인버터(128), nMOS 트랜지스터(129) 및 pMOS 트랜지스터(132)로부터 형성되는 래치의 입력에 커플링되는 출력을 가질 수 있다. nMOS 트랜지스터(130) 및 pMOS 트랜지스터(131)는 패스 게이트(127)를 통해 수신되는 데이터의 래칭 동안 경합을 감소시키기 위한 격리 디바이스들로서 동작할 수 있다.

[0026] 인버터(128)의 출력은 NAND 로직 게이트(119)의 하나의 입력에 커플링될 수 있고, 제어 신호(105)는 NAND 로직 게이트(119)의 제 2 입력에 커플링될 수 있다. NAND 로직 게이트(119)의 출력은 신호 출력(135)에 커플링될 수 있다. 인버터(128)의 출력은 인버터(120)의 입력에 커플링될 수 있고, 인버터(120)의 출력은 신호 출력(136)에 커플링될 수 있다.

[0027] 마스터 스테이지(101)는 제 1 트랜지스터 스택, 제 2 트랜지스터 스택 및 인버터(110)를 통해 제어 신호들(105-107)에 커플링될 수 있다. 슬래이브 스테이지(102)는 NOR 로직 게이트(122)의 출력에서 마스터 스테이지(101)에 커플링될 수 있다. 슬래이브 스테이지(102)는 인버터(120) 및 NAND 로직 게이트(119)를 통해 신호 출력들(135 및 136)에 커플링될 수 있다. 마스터 스테이지(101)의 패스 게이트(121) 및 슬래이브 스테이지(102)의 패스 게이트(127)는 NOR 로직 게이트(133) 및 인버터(109)를 통해 클록 신호 입력(103)에 커플링될 수 있다.

[0028] NOR 로직 게이트(133)는 클록 신호(103)의 선택적으로 게이팅된 인버트 지연 버전(selectively gated inverted delayed version)을 생성하기 위해 클록 신호(103)에 그리고 제어 신호(104)에 응답할 수 있다. NOR 로직 게이트(133)는 클록 신호(103) 및 제어 신호(104) 둘 다에 의존하는 NOR 로직 게이트(133)의 출력으로 인해 제어 신호(104)를 통해 클록 신호(103)의 클록 게이팅을 제공할 수 있다. 인버터(109)는 NOR 로직 게이트(133)에 응답할 수 있고, 클록 신호(103)의 지연된 버전을 출력하도록 구성될 수 있다(그리고, 신호는 제어 신호(104)에 의해 게이팅될 수 있음). NOR 로직 게이트(133)의 출력(예를 들어, 클록 신호(103)의 선택적으로 게이팅된 인버팅된 버전) 및 클록 신호(103)의 지연된 버전은 비동기식 리셋 플립-플롭(100)의 슬래이브 스테이지(102) 및 마스터 스테이지(101)에 제공될 수 있다. 제어 신호(104)가 리셋 신호일 때, 마스터 스테이지(101)는 리셋 모드에서 마스터 스테이지(101)를 리셋하도록 리셋 입력에 (NOR 로직 게이트(122)를 통해) 응답할 수 있다. 마스터 스테이지(101)는 리셋 모드에서 슬래이브 스테이지(102)를 리셋하도록 구성된다. 슬래이브 스테이지(102)는 제어 신호(104)로부터 격리될 수 있다(예를 들어, 슬래이브 스테이지(102)는 제어 신호(104)에 연결되지 않음). 특정한 실시예에서, 비동기식 리셋 플립-플롭(100)은 기껏해야 2개의 전송 게이트들을 포함한다.

[0029] 동작 동안, 제어 신호(104)가 로직 0일 때, 제어 신호(106)는 제어 신호 입력들(105-107)(및 제어 신호(105)의 인버팅된 버전을 제공하는 인버터(110)의 출력)에 응답하는 제 1 트랜지스터 스택을 통해 그리고 제 2 트랜지스터 스택을 통해 마스터 스테이지(101)에서 수신된다. 제어 신호(106)는, 클록 신호(103)가 로직 0인 동안 마스터 스테이지(101)로 래칭되고, 제어 신호(106)의 인버팅된 버전은, 클록 신호가 로직 1인 동안 마스터 스테이지(101)의 출력에서 유지된다. 마스터 스테이지(101)의 출력은, 클록 신호(103)가 로직 1인 동안 슬래이브 스테이지(102)로 래칭될 수 있고, 마스터 스테이지(101)의 출력의 인버팅된 버전은, 클록 신호(103)가 로직 0일 때 슬래이브 스테이지(102)의 출력(138)에서 유지될 수 있다.

[0030] 제어 신호(104)가 로직 1일 때, 마스터 스테이지(101)의 NOR 로직 게이트(122)는 제어 신호들(105-107)에 독립적인 그리고 클록 신호(103)에 독립적인 로직 로우 값(예를 들어, 로직 0)을 출력할 수 있다. NOR 로직 게이트(133)는 NOR 로직 게이트(133)의 출력을 로직 0로 유지할 수 있어서, 슬래이브 스테이지(102)의 패스 게이트(127)가 패스-쓰루 상태(pass-though state)로 유지되게 하고 트랜지스터들(130 및 131)을 통해 공급 전압 및 접지로부터 인버터(128)의 입력을 격리하게 한다. 마스터 스테이지(101)의 출력은, 제어 신호(104)가 로직 1일 때 로직 로우 값으로 유지될 수 있기 때문에, 슬래이브 스테이지(102)의 출력(138)은 리셋 동작 동안 로직 1로 리셋될 수 있다.

[0031] 특정한 실시예에서, NOR 로직 게이트(133)의 출력은 다수의 플립-플롭 회로들에 제공되도록 구성된다. 예를 들어, NOR 로직 게이트(133) 및 클록 경로의 인버터(109)는 다수의 리셋 플립-플롭들(즉, 마스터 부분들 및 슬래이브 부분들의 다수의 쌍들)에 커플링될 수 있다.

[0032] 리셋 모드 동안 패스-쓰루 상태로 패스 게이트(127)를 유지함으로써 인버터(128)에 대한 입력을 제어하도록 NOR 로직 게이트(133)를 활용함으로써, 비동기식 리셋 플립-플롭(100)은 (종래의 비동기식 리셋 플립-플롭에서와 같이) 인버터(128)에 대한 입력을 제어하기 위해 슬래이브 스테이지(102)의 리셋 트랜지스터를 이용하지 않는다. 리셋 트랜지스터의 이용을 방지함으로써 리셋 트랜지스터와 연관된 전류가 또한 방지된다. 따라서, 비동기식 리셋 플립-플롭(100)은 리텐션 플립-플롭(예를 들어, 리셋 플립-플롭)이 누설 전류를 감소시키는 것을 가능케 한다. 누설 전류를 감소시키는 것은 리텐션 플립-플롭의 전체 전력 소비를 감소시킨다.

[0033] 도 2는 비동기식 리셋 플립-플롭(200)의 다른 특정한 실시예를 예시한다. 도 1의 비동기식 리셋 플립-플롭(100)에 비교하면, 비동기식 리셋 플립-플롭(200)은 도 1의 인버터(128)를, 슬래이브 스테이지(202)내의 NAND 로직 게이트(204)로 대체하고, NOR 로직 게이트(133)를 인버터(210)로 대체한다. 비동기식 리셋 플립-플롭(200)은 도 1의 마스터 스테이지(101) 및 마스터 스테이지(101)에 응답하는 슬래이브 스테이지(202)를 포함할 수 있다. 슬래이브 스테이지(202)는 (제어 신호(104) 및 인버터(206)를 포함할 수 있는 리셋 경로(208)를 통한) 리셋 신호에 그리고 마스터 스테이지(101)의 출력에 응답할 수 있는 NAND 로직 게이트(204)를 포함할 수 있다. NAND 로직 게이트(204)는 리셋 경로(208) 상에서 인버터(206)에 응답할 수 있다. 인버터(210)는 클록 신호(103)에 응답할 수 있다.

[0034] 제어 신호(104)가 리셋 신호일 때, NAND 로직 게이트(204)는 정상 동작 모드 동안 인버터로서 기능하고(즉, 슬래이브 스테이지(202)는 마스터 스테이지(101)에 의해 리셋되지 않음) 리셋 동작 모드 동안 리셋 기능을 수행(예를 들어, 슬래이브 스테이지(202)가 리셋 경로(208)를 통한 제어 신호(104)에 의해 리셋됨)하도록 구성될 수 있다. 제어 신호(104)가 로직 0일 때, 비동기식 리셋 플립-플롭(200)은 정상 동작 모드에 있을 수 있다. NAND 로직 게이트(204)는 마스터 스테이지(101)의 슬래이브 스테이지(202)에서 수신된 입력 신호의 인버팅된 버전을 출력할 수 있다. 제어 신호(104)가 로직 1일 때, 비동기식 리셋 플립-플롭(200)은 리셋 모드에 있을 수 있고, NAND 로직 게이트(204)는 로직 1을 출력할 수 있다.

[0035] 인버터(206)가 리셋 경로(208)에서 부가되지만, 특히 인버터(206)의 출력이 몇 개의 플립-플롭들에 제공될 수 있는 플롭 트래이(flop tray)에서의 영역 오버헤드는 종래의 비동기식 리셋 플립-플롭에 비해 감소된다. 비동기식 리셋 플립-플롭(200)에서, (트랜지스터들(131, 132)의) 키퍼 피드백(keeper feedback)은 키퍼 트랜지스터들로서 2개 초과의 트랜지스터들을 이용하는 종래의 비동기식 리셋 플립-플롭에 비해 더 강할 수 있다.

[0036] 리셋 모드 동안 슬래이브 스테이지(202)의 출력(212)을 제어하기 위해 NAND 로직 게이트(204)를 활용함으로써, 비동기식 리셋 플립-플롭(200)은 (종래의 비동기식 리셋 플립-플롭에서와 같이) 슬래이브 스테이지(202)의 출력(212)을 제어하기 위해 슬래이브 스테이지(202) 내의 리셋 트랜지스터를 이용하지 않는다. 리셋 트랜지스터와 연관된 누설 전류가 방지된다.

[0037] 비동기식 리셋 플립-플롭(200)의 전력 소비를 추가로 감소시키기 위해, pMOS 트랜지스터들(131 및 132)의 폭이 증가될 수 있다. 예를 들어, 패스 게이트(127)의 출력은 2개의 직렬로 커플링되는 풀 다운 트랜지스터들(129 및 130)에 커플링될 수 있고, 2개의 직렬로 커플링되는 풀-업 트랜지스터(131 및 132)의 폭은 2개의 직렬로 커플링되는 풀 다운 트랜지스터들(129 및 130)의 폭보다 더 클 수 있다. 이 기법을 통해, 비동기식 리셋 플립-플롭(200)의 총 회로 영역은 실질적으로 변경되지 않을 채로 유지될 수 있지만, pMOS 트랜지스터들(131 및 132)의 영역은 증가된다. 특정한 실시예에서, 비동기식 리셋 플립-플롭(200)의 리텐션 전압은, 트랜지스터들(131 및 132)의 폭이 110nm(nanometers)로부터 140nm로 30nm 만큼 증가될 때 약 20mV 만큼 감소된다. 다른 특정한 실시예에서, 트랜지스터들(131 및 132)의 크기가 30%만큼 증가될 때, 비동기식 리셋 플립-플롭(200)의 리텐션 전압은 부가적인 30mV 만큼 감소된다. 비동기식 리셋 플립-플롭(200)의 전력 소비를 추가로 감소시키기 위해, nMOS 트랜지스터들(129 및 130)의 폭은 예컨대, 제조 기법에 의해 달성 가능한 최소 폭으로 감소될 수 있다. 예를 들어, 2개의 직렬로-커플링되는 트랜지스터들(129 및 130)의 폭은 제조 규칙에 의해 허용되는 최소 폭과 대략 동일할 수 있다.

[0038] 2개의 위의 실시예들(도 1의 비동기식 리셋 플립-플롭(100) 및 비동기식 리셋 플립-플롭(200)), 또는 이러한 실시예들의 양상들은 다른 설계 및/또는 프로세스 기법들과 결합될 수 있다는 것이 이해되어야 한다. 특정한 실시예에서, 고 임계 전압 리셋 트랜지스터가 슬래이브 스테이지(202)에서 이용된다. 다른 특정한 실시예에서, 풀-다운 nMOS 트랜지스터들(129 및 130)은 고 임계 전압 트랜지스터로 대체된다.

[0039] 특정한 실시예에서, 비동기식 리셋 플립-플롭(200)의 전력 소비를 추가로 감소시키기 위해, 마스터 스테이지(101)의 전송 게이트(121)는 3-상태 인버터에 의해 대체된다. 대안적으로, 부가적인 입력 신호(도시되지 않음)는, 입력 신호가 리텐션 모드 동안 로직 1을 출력하게 마스터 스테이지(101)를 강제하도록 마스터 스테이지(101)에 부가될 수 있다. 3-상태 인버터 또는 부가적인 입력 신호를 부가하는 것은 약 15mV 만큼 비동기식 리셋 플립-플롭(200)의 리텐션 전압을 감소시킬 수 있다.

[0040] 특정한 실시예에서, 2개의 리셋 트랜지스터들(도시되지 않음)은, 고속 코너(fast corner)에서 2개의 직렬로 커플링된 리셋 트랜지스터들의 누설의 가능성이 (프로세스 변동들로 인해) 종래의 비동기식 리셋 플립-플롭에서 통상적으로 이용되는 단일 리셋 트랜지스터의 것보다 더 낮기 때문에, 누설 전류를 감소시키도록 슬래이브 스테이지(202)에서 이용된다. 단일 리셋 트랜지스터 대신, 2개의 직렬로 커플링되는 리셋 트랜지스터들을 부가하는 것은 약 20mV 만큼 비동기식 리셋 플립-플롭의 리텐션 전압을 감소시킬 수 있다.

[0041] 도 3은 비동기식 리셋 플립-플롭(300)의 다른 특정한 실시예를 예시한다. 비동기식 리셋 플립-플롭(300)은 마스터 스테이지(302) 및 도 1의 슬래이브 스테이지(102)를 포함할 수 있다. 도 1의 비동기식 리셋 플립-플롭(100)에 비해, 마스터 스테이지(302)에서 NOR 로직 게이트(122) 대신, 마스터 스테이지(302)는 NAND 로직 게이트(304)를 포함한다. 또한, 제어 신호(104)는 리셋 신호 대신 세트 신호이다. 이에 따라 비동기식 리셋 플립-플롭(300)은 마스터 스테이지(302)를 이용하여 슬래이브 스테이지(102)의 출력(138)을 세팅하도록 세트 모드에서 동작할 수 있다. 인버터(306)는 제어 신호(104)에 커플링될 수 있다. 제어 신호(104)가 로직 0일 때, 비동기식 리셋 플립-플롭(300)은 정상 동작 모드에서 동작할 수 있다. 제어 신호(104)가 로직 1일 때 NAND 로직 게이트(304)의 출력은 로직 1일 수 있다. 세트 모드 동안, 슬래이브 스테이지는 마스터 스테이지에 의해 세팅된다. 슬래이브 스테이지(102)는 도 1의 슬래이브 스테이지(102)를 리셋하는 것에 관하여 설명된 것과 동일한 방식으로 (패스 게이트(127)를 통해) 마스터 스테이지(302)에 의해 세팅될 수 있다.

[0042] 도 4는 리텐션 동작 모드 동안 슬래이브 스테이지(404)의 입력에 고-임피던스 출력을 제공하도록 동작 가능한 회로(400)의 특정한 실시예를 예시한다. 도 1의 비동기식 리셋 플립-플롭(100), 도 2의 비동기식 리셋 플립-플롭(200), 도 3의 비동기식 리셋 플립-플롭(300) 또는 이들의 결합이 회로(400)를 이용하여 구현될 수 있다.

[0043] 회로(400)는 마스터 스테이지(402) 및 슬래이브 스테이지(404)를 포함한다. 회로(400)는 단일 전력 도메인에 있을 수 있다. 예를 들어, 회로(400)는 단일 전력 소스(예를 들어, 단일 전압 소스 또는 단일 전류 소스)에 의해 전력공급될 수 있다. 마스터 스테이지(402)는 데이터 입력(406)에 응답하고 입력은 전송 게이트(414)에 제공하는 인버터(412)를 포함할 수 있다. 전송 게이트(414)는 교차-커플링된 인버터들(417, 418)로부터 형성되는 래치(416)에 커플링될 수 있다. 인버터(418)의 출력은 마스터 스테이지(402)의 상태 노드(420)에 전압을 구동할 수 있고 정상 동작 모드 동안 슬래이브 스테이지(404)에 대한 입력으로서 제공된다. 슬래이브 스테이지(404)는 인버터(436)에 커플링되는 전송 게이트(430)를 포함할 수 있다. 인버터(436)는 회로(400)의 출력(410)으로서 제공되는 출력을 생성할 수 있다. 키퍼 회로(434)는 인버터(436)에 대한 입력을 제공하는 노드(432)의 전압을 유지할 수 있다. 키퍼 회로(434)는 교차-커플링되는 인버터들의 쌍을 포함할 수 있다.

[0044] 마스터 스테이지(402)는 전력 공급기로부터 그리고 접지로부터 상태 노드(420)를 전기적으로 격리함으로써 리텐션 동작 모드 동안 고-임피던스 출력을 제공하도록 구성될 수 있다. 예를 들어, 고-임피던스 출력은 리텐션 동작 모드 제어 신호(408)에 응답하는 마스터 스테이지(402)의 3-상태 엘리먼트(예를 들어, 3-상태 인버터(418))를 통해 생성될 수 있다. 따라서, 접지에 대한 경로들, 인버터(436)에 대한 입력들, 키퍼 회로(434)의 인버터(CMOS 게이트 임피던스로 인해), 및 마스터 스테이지(402)의 3-상태 인버터(418)의 출력(전송 게이트(430)를 통해)은 리텐션 동작 모드 동안 고-임피던스 값을 경험할 수 있다. 노드(432)의 전류 누설은 그에 따라 종래의 동기식 리셋 플립-플롭에 비해 감소될 수 있다. 따라서, 슬래이브 스테이지(404)를 동작하는데 필요한 리텐션 전압은 리텐션 동작 모드 동안 감소될 수 있다.

[0045] 특정한 실시예에서, 슬래이브 스테이지(450)는 스택된 풀-다운 트랜지스터들(456, 458)을 포함할 수 있다. 트랜지스터(456)는 리셋 신호(454)에 응답할 수 있고, 트랜지스터(458)는 리텐션 동작 모드 제어 신호(408)에 응답할 수 있다. 키퍼 회로(434)는 트랜지스터들(456, 458)과의 경합을 감소시키기 위해 리셋 동작 동안 노드(432)를 구동하는 키퍼 회로(434)의 3-상태 인버터에 대해 리셋 신호(454)에 응답할 수 있다. 트랜지스터들(456, 458) 둘 다는 리텐션 동작 모드 동안 전력공급 중단(power off)될 수 있다. 따라서, 노드(432)와 연관된 누설 전류는 종래의 비동기식 리셋 플립-플롭에 비해 감소될 수 있다. 누설 전류를 감소시키는 것은 리텐션 동작 모드 동안 회로(400)의 리텐션 전압을 감소시킬 수 있다. 도 1 및 도 3의 슬래이브 스테이지(102), 도 2의 슬래이브 스테이지(202), 또는 이들의 결합은 슬래이브 스테이지(450)를 이용하여 구현될 수 있다.

[0046] 도 5는 비동기식 리셋 플립-플롭에서 동작의 방법(500)의 특정한 실시예를 예시한다. 방법(500)은 502에서 NOR 로직 게이트의 출력에서 클록 신호의 선택적으로 게이팅된 인버팅된 버전을 생성하기 위해 NOR 로직 게이트의 제 2 입력의 제어 신호로 NOR 로직 게이트의 제 1 입력의 클록 신호를 선택적으로 게이팅하는 것을 포함한다. 예를 들어, 도 1을 참조하면, NOR 로직 게이트(133)는 클록 신호(103) 및 제어 신호(104)에 응답할 수 있다. NOR 로직 게이트(133)의 출력은 클록 신호(103)의 인버팅된 버전을 제공할 수 있다.

[0047] 방법(500)은 504에서, 클록 신호의 선택적으로 게이팅된 버전을 생성하는 것을 또한 포함한다. 예를 들어, 도 1을 참조하면, 인버터(109)는 NOR 로직 게이트(133)에 응답할 수 있고, 클록 신호(103)의 지연된 버전을 출력하도록 구성될 수 있다(그리고 그것은 제어 신호(104)에 의해 인에이블되거나 게이팅될 수 있음). 방법(500)은 506에서, 클록 신호의 선택적으로 게이팅된 인버팅된 버전 및 클록 신호의 선택적으로 게이팅된 버전을 플립-플롭의 마스터 스테이지 및 플립-플롭의 슬래이브 스테이지에 제공하는 것을 추가로 포함한다. 마스터 스테이지는 슬래이브 스테이지를 제어하도록 제어 신호에 응답한다. 예를 들어, 도 1을 참조하면, NOR 로직 게이트(133)의 출력(예를 들어, 클록 신호(103)의 인버팅된 버전) 및 클록 신호(103)의 지연된 버전은 비동기식 리셋 플립-플롭(100)의 마스터 스테이지(101) 및 슬래이브 스테이지(102)에 제공된다. 따라서, 방법(500)은 종래의 비동기식 리셋 플립-플롭에 비해 비동기식 리셋 플립-플롭이 누설 전류를 감소시키는 것을 가능케 한다. 누설 전류의 감소를 비동기식 리셋 플립-플롭의 전력 소비를 감소시킨다.

[0048] 도 6은 비동기식 리셋 플립-플롭의 동작의 방법(600)의 특정한 실시예를 예시한다. 방법(600)은 602에서, 정상 동작 모드 동안 플립-플롭의 슬래이브 스테이지의 입력에 플립-플롭의 마스터 스테이지의 출력을 제공하는 것을 포함한다. 플립-플롭은 단일 전력 도메인에 있다. 예를 들어, 도 4를 참조하면, 인버터(418)의 출력은 마스터 스테이지(402)의 상태 노드(420)에 전압을 구동할 수 있고 정상 동작 모드 동안 슬래이브 스테이지(404)에 대한 입력으로서 제공된다. 방법(600)은 또한 리텐션 동작 모드 동안 슬래이브 스테이지의 입력에 고-임피던스 출력을 제공하는 것을 포함한다. 예를 들어, 도 4를 참조하면, 마스터 스테이지(402)는 3-상태 엘리먼트를 통해 전력 공급기 및 접지로부터 상태 노드(420)를 전기적으로 격리함으로써 리텐션 동작 모드 동안 고-임피던스 출력을 제공하도록 구성될 수 있다. 따라서, 방법(600)은 종래의 비동기식 리셋 플립-플롭에 비해 비동기식 리셋 플립-플롭이 누설 전류를 감소시키는 것을 가능케 할 수 있다.

[0049] 도 7은 비동기식 리셋 플립-플롭(예를 들어, 도 1 내지 3의 비동기식 리셋 플립-플롭 및 도 4의 회로(400) 중 하나 또는 그 초과)을 포함하는 통신 디바이스(700)의 블록도이다. 도 5 내지 도 6에서 설명된 방법들 및 그의 특정한 부분들은 통신 디바이스(700)에 의해(또는 그의 컴포넌트들에 의해) 또는 통신 디바이스(700)에서 수행될 수 있다.

[0050] 통신 디바이스(700)는 메모리(732)에 커플링되는 프로세서(710), 예컨대, DSP(digital signal processor)를 포함한다. 메모리(732)는 명령들(746)을 저장하는 비-일시적인 유형의 컴퓨터-판독 가능 및/또는 프로세서-판독 가능한 저장 디바이스일 수 있다. 명령들(746)은 도 5 내지 도 6을 참조하여 설명된 방법들과 같이 본 명세서에서 설명된 하나 또는 그 초과의 방법들 또는 기능들을 수행하도록 프로세서(710)에 의해 실행 가능하게 될 수 있다.

[0051] 도 7은 통신 디바이스(700)가 프로세서(710) 및 디스플레이 디바이스(728)에 커플링되는 디스플레이 제어기(726)를 또한 포함할 수 있다는 것을 도시한다. CODEC(coder/decoder)(734)는 또한 프로세서(710)에 커플링될 수 있다. 스피커(736) 및 마이크로폰(738)은 CODEC(734)에 커플링될 수 있다. 도 7은 또한 프로세서(710)에 커플링되는 무선 제어기(740)를 도시한다. 무선 제어기(740)는 트랜시버(750)를 통해 안테나(742)와 통신한다. 무선 제어기(740), 트랜시버(750) 및 안테나(742)는 통신 디바이스(700)에 의한 무선 통신을 가능케 하는 무선 인터페이스를 나타낼 수 있다. 통신 디바이스(700)는 다수의 무선 인터페이스들을 포함할 수 있으며, 여기서 상이한 무선 네트워크들은 상이한 네트워킹 기술들 또는 네트워킹 기술들(예를 들어, 블루투스 저(low) 에너지, 근거리-장 통신, Wi-Fi, 셀룰러 등)의 결합들을 지원하도록 구성된다.

[0052] 특정한 실시예에서, 프로세서 유닛(710), 디스플레이 제어기(726), 메모리(732), CODEC(734), 무선 제어기(740) 및 트랜시버(750)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(722)에 포함된다. 특정한 실시예에서, 입력 디바이스(730) 및 전력 공급기(744)는 시스템-온-칩 디바이스(722)에 커플링된다. 또한, 특정한 실시예에서, 도 7에서 예시된 바와 같이, 디스플레이 디바이스(728), 입력 디바이스(730), 스피커(736), 마이크로폰(738), 무선 안테나(742), 및 전력 공급기(744)는 시스템-온-칩 디바이스(722) 외부에 있다. 그러나 디스플레이 디바이스(728), 입력 디바이스(730), 스피커(736), 마이크로폰(738), 무선 안테나(742), 및 전력 공급기(744) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(722)의 컴포넌트에 커플링될 수 있다.

[0053] 프로세서(710)는 예시적인 비동기식 리셋 플립-플롭(748)과 같은 비동기식 플립-플롭들을 이용하여 적어도 부분적으로 구현될 수 있다. 비동기식 리셋 플립-플롭(748)은 도 1의 비동기식 리셋 플립-플롭(100), 도 2의 비동기식 리셋 플립-플롭(200), 도 3의 비동기식 리셋 플립-플롭(300), 도 4의 회로(400), 또는 이들의 임의의 결합일 수 있다. 비동기식 리셋 플립-플롭(748)은 비동기식 리셋 플립-플롭(748)의 상태를 유지하면서 리텐션 동작 모드 동안 감소된 전력 소비를 가능케 하도록 통신 디바이스(700)의 하나 또는 그 초과의 컴포넌트들의 회로들에서 이용될 수 있다.

[0054] 프로세서(710)가 비동기식 리셋 플립-플롭(748)을 적어도 부분적으로 이용하여 구현되는 것으로 설명되지만, 디스플레이 제어기(726), 메모리(732), CODEC(734) 및 무선 제어기(740) 중 하나 또는 그 초과는 예시적인 비동기식 리셋 플립-플롭(748)과 같은 비동기식 플립-플롭들을 이용하여 적어도 부분적으로 구현될 수 있다는 것이 이해되어야 한다.

[0055] 설명된 실시예들과 함께, 장치는 클록 신호에 응답하여 그리고 제어 신호에 응답하여 NOR 로직 연산을 수행하기 위한 수단을 포함할 수 있다. 예를 들어, 도 1을 참조하면, NOR 로직 게이트(133)는 클록 신호(103) 및 제어 신호(104)에 응답할 수 있다. 장치는 또한 데이터를 저장하기 위한 제 1 수단을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 비동기식 리셋 플립-플롭(100)은 마스터 스테이지(101)를 포함할 수 있다. 장치는 추가로 데이터를 저장하기 위한 제 1 수단에 응답하는 데이터를 저장하기 위한 제 2 수단을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 비동기식 리셋 플립-플롭(100)은 마스터 스테이지(101)에 응답할 수 있는 슬래이브 스테이지(102)를 포함할 수 있다.

[0056] 장치는 추가로 NOR 로직 연산을 수행하기 위한 수단에 응답하는 인버팅하기 위한 수단을 포함할 수 있다. 예를 들어, 도 1을 참조하면, 인버터(109)는 NOR 로직 게이트(133)에 응답할 수 있다. 인버팅을 위한 수단은 클록 신호의 지연된 버전을 출력하도록 구성된다. 클록 신호의 지연된 버전 및 NOR 로직 연산을 수행하기 위한 수단의 출력은 데이터를 저장하기 위한 제 1 수단 및 데이터를 저장하기 위한 제 2 수단에 제공된다. 데이터를 저장하기 위한 제 1 수단은 데이터를 저장하기 위한 제 2 수단을 제어하도록 제어 신호에 응답한다.

[0057] 특정한 실시예에서, 데이터를 저장하기 위한 제 1 수단은 마스터 스테이지(402)를 포함할 수 있다. 데이터를 저장하기 위한 제 1 수단에 응답하는 데이터를 저장하기 위한 제 2 수단은 마스터 스테이지(402)에 응답하는 슬래이브 스테이지(404)를 포함할 수 있다. 데이터를 저장하기 위한 제 1 수단 및 데이터를 저장하기 위한 제 2 수단은 단일 전력 도메인에 있다. 예를 들어, 도 4를 참조하면, 마스터 스테이지(402) 및 슬래이브 스테이지(404)를 포함하는 회로(400)는 단일 전력 소스(예를 들어, 단일 전압 소스 또는 단일 전류 소스)에 의해 전력공급될 수 있다. 데이터를 저장하기 위한 제 1 수단은 리텐션 동작 모드 동안 데이터를 저장하기 위한 제 2 수단의 입력에 고-임피던스 출력을 제공하도록 구성된다. 예를 들어, 도 4를 참조하면, 마스터 스테이지(402)는 전력 공급기로부터 그리고 접지로부터 상태 노드(420)를 전기적으로 격리함으로써 리텐션 동작 모드 동안 고 임피던스 출력을 제공하도록 구성될 수 있다.

[0058] 개시된 실시예들 중 하나 또는 그 초과는 휴대용 음악 재생기, 개인용 디지털 보조기기(PDA), 모바일 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 태블릿, 휴대용 디지털 비디오 재생기, 또는 휴대용 컴퓨터를 포함하는 시스템 또는 장치에서 구현될 수 있다. 부가적으로, 시스템 또는 장치는 통신 디바이스, 고정 위치 데이터 유닛, 셋 톱 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 음악 재생기, 디지털 음악 재생기, 비디오 재생기, 디지털 비디오 재생기, 디지털 비디오 디스크(DVD) 재생기, 데스크톱 컴퓨터, 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스 또는 이들의 결합을 포함할 수 있다. 다른 예시적이고 비-제한적인 예로서, 시스템 또는 장치는 원격 유닛들, 예컨대, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 네비게이션 디바이스들, 고정 위치 데이터 유닛들, 예컨대, 미터 판독 장비, 또는 임의의 다른 전자 디바이스를 포함할 수 있다. 도 1 내지 도 5 중 하나 또는 그 초과가 본 개시의 교시들에 따른 시스템들, 장치들 및/또는 방법들을 예시하지만, 본 개시는 이들 예시된 시스템들, 장치들, 및/또는 방법들로 제한되지 않는다. 본 개시의 실시예들은 회로를 포함하는 임의의 디바이스에서 이용될 수 있다.

[0059] "제 1", "제 2" 등과 같은 지정을 이용한 본 명세서에서 엘리먼트에 대한 임의의 참조는 일반적으로 이들 엘리먼트들의 수량 또는 순서를 제한하지 않는다는 것이 이해되어야 한다. 오히려, 이들 지정들은 2개 초과의 엘리먼트들 또는 엘리먼트의 인스턴스들 간을 구분하는 편리한 방법으로서 본 명세서에서 이용될 수 있다. 따라서, 제 1 및 제 2 엘리먼트들에 대한 참조는, 단지 2개의 엘리먼트가 단지 2개의 엘리먼트들이 이용될 수 있다는 것 또는 제 1 엘리먼트가 임의의 방식으로 제 2 엘리먼트에 선행해야 한다는 것을 의미하는 것은 아니다. 또한, 달리 언급이 없으면, 엘리먼트들의 세트는 하나 또는 그 초과의 엘리먼트들을 포함할 수 있다.

[0060] 본 명세서에서 이용된 바와 같이, "결정하는"이란 용어는 매우 다양한 동작들을 포함한다. 예를 들어, "결정하는"은 계산하는, 컴퓨팅하는, 프로세싱하는, 유도하는, 조사하는, 룩업하는(예를 들어, 표, 데이터베이스 또는 다른 데이터 구조의 룩업), 확인하는 등을 포함할 수 있다. 또한 "결정하는"은 수신하는(예를 들어, 정보를 수신하는), 액세스하는(예를 들어, 메모리 내의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는"은 해결하는, 선택하는, 선정하는, 설정하는 등을 포함할 수 있다.

[0061] 본 명세서에서 이용된 바와 같이, 아이템들의 리스트 "중 적어도 하나"를 참조하는 구문은 단일 멤버를 비롯해서, 이들 아이템들의 임의의 결합을 지칭한다. 예를 들어, "a, b, 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c, 및 a-b-c를 커버하도록 의도된다.

[0062] 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 그의 기능성의 견지에서 일반적으로 위에서 설명되었다. 이러한 기능이 하드웨어 또는 프로세서 실행 가능한 명령들로서 구현될지 여부는 전체 시스템에 부과되는 설계 제약들 및 특정한 애플리케이션에 의존한다. 부가적으로, 위에서 설명된 방법들의 다양한 동작들(예를 들어, 도 5 내지 도 6에서 예시된 임의의 동작)은 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들), 회로들 및/또는 모듈(들)과 같은 동작들을 수행할 수 있는 임의의 적합한 수단에 의해 수행될 수 있다. 당업자들은 각각의 특정한 애플리케이션에 대해 다양한 방식들로 설명된 기능성을 구현할 수 있지만, 이러한 구현 판단들은 본 개시의 범위로부터 벗어나는 것으로서 해석되어선 안 된다.

[0063] 당업자들은, 본 개시와 관련하여 설명되는 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들 및/또는 알고리즘 단계들이 범용 프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field programmable gate array), PLD(programmable logic device), 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들(예를 들어, 전자 하드웨어), 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 본 명세서에서 설명되는 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수 있다는 것을 추가로 인지할 것이다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로 프로세서는 임의의 상업적으로 입수 가능한 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 및 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어에 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.

[0064] 하나 또는 그 초과의 양상들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독 가능한 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독 가능한 매체는 컴퓨터 판독 가능한 저장 매체, 및 한 장소에서 다른 장소로 컴퓨터 프로그램 데이터의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터 판독 가능한 저장 매체들은 RAM(random access memory), ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable PROM), EEPROM(electrically erasable PROM), 레지스터(들), 하드디스크, 제거 가능한 디스크, CD-ROM(compact disc read-only memory), 다른 광학 디스크 저장소, 자기 디스크 저장소, 자기 저장 디바이스들, 또는 컴퓨터에 의해 액세스될 수 있고 데이터의 명령들의 형태로 프로그램 코드를 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 대안적으로, 컴퓨터-판독 가능한 매체들(예를 들어, 저장 매체)은 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에 이산 컴포넌트들로서 상주할 수 있다.

[0065] 또한, 임의의 연결 수단이 컴퓨터 판독 가능한 매체로 적절히 칭해질 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 매체의 정의 내에 포함된다. 여기서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), 디지털 다용도 디스크(disc)(DVD) 및 플로피 디스크(disk)를 포함하며, 여기서 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 따라서, 몇몇 양상들에서, 컴퓨터 판독 가능한 매체는 비-일시적인 컴퓨터 판독 가능한 매체(예를 들어, 유형의 매체들)를 포함할 수 있다. 상기 것들의 조합들 역시 컴퓨터 판독 가능한 매체의 범위 내에 포함되어야 한다.

[0066] 본 명세서에서 개시되는 방법들은 하나 또는 그 초과의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구항들의 범위로부터 벗어남 없이 서로 상호 교환될 수 있다. 즉, 단계들 또는 동작들의 특정한 순서가 특정되지 않으면, 특정한 단계들 및/또는 동작들의 순서 및/또는 이용은 본 개시의 범위로부터 벗어남 없이 변형될 수 있다.

[0067] 특정한 양상들은 본 명세서에서 제시된 동작들을 수행하기 위한 컴퓨터 프로그램 물건을 포함할 수 있다. 예를 들어, 컴퓨터 프로그램 물건은 명령들이 저장(및/또는 인코딩)되어 있는 컴퓨터-판독 가능한 저장 매체를 포함할 수 있으며, 이 명령들은 본 명세서에서 설명된 동작들을 수행하도록 하나 또는 그 초과의 프로세서들에 의해 실행 가능하다. 컴퓨터 프로그램 물건은 패키징 물질을 포함할 수 있다.

[0068] 또한, 본 명세서에서 설명된 방법들 및 기법들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단들은 응용 가능할 때 사용자 단말 및/또는 기지국에 의해 다운로딩 및/또는 다른 방식으로 획득될 수 있다는 것이 인지되어야 한다. 대안적으로, 본 명세서에서 설명된 다양한 방법들은 저장 수단(예를 들어, RAM, ROM 또는 컴팩트 디스크(CD)와 같은 물리적 저장 매체)을 통해 제공될 수 있다. 또한, 본 명세서에서 설명된 방법들 및 기법들을 제공하기 위한 임의의 다른 적합한 기법이 활용될 수 있다. 본 개시의 범위는 위에서 예시된 바로 그 구성 및 컴포넌트들로 제한되지 않는다.

[0069] 개시된 실시예들의 이전의 설명은 당업자가 개시된 실시예들의 제조 또는 이용하는 것을 가능케 하도록 제공된다. 위의 내용이 본 개시의 양상들에 관한 것이지만, 본 개시의 다른 양상들이 본 개시의 기본 범위로부터 벗어남 없이 창안될 수 있으며, 그 범위는 하기의 청구항들에 의해 결정된다. 다양한 변형들, 변경들 및 변동들은 청구항들 또는 본 개시의 범위로부터 벗어남 없이 본 명세서에서 설명된 실시예들의 어레인지먼트, 동작 및 세부사항들에서 이루어질 수 있다. 따라서 본 개시는 본 명세서에서의 실시예들로 제한되도록 의도되는 것이 아니라, 하기의 청구항들에 의해 정의되는 원리 및 신규한 특징들 및 그의 등가물들에 부합하는 가능한 최광의의 범위로 허여될 것이다.

Claims

회로로서,
클록 신호 및 제어 신호에 응답하는 NOR 로직 게이트;
플립-플롭의 마스터 스테이지;
상기 플립-플롭의 슬래이브 스테이지 ― 상기 슬래이브 스테이지는 상기 마스터 스테이지에 응답함 ― ;
상기 NOR 로직 게이트에 응답하고, 상기 클록 신호의 지연된 버전을 출력하도록 구성되는 인버터
를 포함하고,
상기 NOR 로직 게이트의 출력 및 상기 클록 신호의 지연된 버전은 상기 플립-플롭의 마스터 스테이지 및 슬래이브 스테이지에 제공되고,
상기 마스터 스테이지는 상기 슬래이브 스테이지를 제어하기 위한 제어 신호에 응답하는,
회로.
제 1 항에 있어서,
상기 제어 신호는 리셋 신호를 포함하고,
상기 마스터 스테이지는 리셋 모드에서 상기 마스터 스테이지를 리셋하도록 상기 리셋 신호에 응답하고, 상기 마스터 스테이지는 상기 리셋 모드에서 상기 슬래이브 스테이지를 리셋하도록 구성되는,
회로.
제 1 항에 있어서,
상기 마스터 스테이지는 상기 제어 신호에 응답하고, 상기 슬래이브 스테이지는 상기 제어 신호로부터 격리되는,
회로.
제 1 항에 있어서,
상기 NOR 로직 게이트의 출력은 다수의 플립-플롭 회로들에 제공되도록 구성되는,
회로.
제 1 항에 있어서,
상기 슬래이브 스테이지는 인버터를 포함하고, 상기 인버터의 입력은 2개의 직렬로 커플링되는 풀-업 트랜지스터들에 커플링되는,
회로.
제 5 항에 있어서,
상기 인버터의 입력은 추가로 직렬로 커플링되는 풀-다운 트랜지스터들에 커플링되고, 상기 2개의 직렬로 커플링되는 풀-업 트랜지스터들의 폭은 상기 2개의 직렬로 커플링되는 풀-다운 트랜지스터들의 폭보다 더 큰,
회로.
제 6 항에 있어서,
상기 2개의 직렬로 커플링되는 풀 다운 트랜지스터들의 폭은 제조 규칙에 의해 허용되는 최소 폭과 대략 동일한,
회로.
제 1 항에 있어서,
상기 제어 신호는 세트 신호를 포함하고, 상기 마스터 스테이지는 세트 모드에서 상기 마스터 스테이지를 세팅하도록 상기 세트 신호에 응답하고, 상기 마스터 스테이지는 상기 세트 모드에서 슬래이브 스테이지를 세팅하도록 구성되는,
회로.
회로로서,
플립-플롭의 마스터 스테이지; 및
상기 플립-플롭의 슬래이브 스테이지
를 포함하고,
상기 슬래이브 스테이지는 상기 마스터 스테이지에 응답하고,
상기 플립-플롭은 단일 전력 도메인에 있고, 상기 마스터 스테이지는 리텐션 동작 모드 동안 슬래이브 스테이지의 입력에 고-임피던스 출력을 제공하도록 구성되는,
회로.
제 9 항에 있어서,
상기 마스터 스테이지는 전력 공급기로부터 그리고 접지로부터 상기 마스터 스테이지의 상태 노드를 전기적으로 격리함으로써 고-임피던스 출력을 제공하도록 구성되는,
회로.
제 10 항에 있어서,
상기 고-임피던스 출력은 상기 마스터 스테이지의 3-상태 엘리먼트를 통해 생성되고, 상기 3-상태 엘리먼트는 리텐션 동작 모드 제어 신호에 응답하는,
회로.
제 10 항에 있어서,
상기 플립-플롭은 정상 모드 동작 동안 단일 전력 도메인의 공급 전압에 의해 전력공급되고, 상기 전력 공급은 상기 리텐션 동작 모드 동안 단일 전력 도메인의 리텐션 전압으로 낮춰지는,
회로.
제 10 항에 있어서,
상기 플립-플롭은 기껏해야 2개의 전송 게이트들을 포함하는,
회로.
방법으로서,
NOR 로직 게이트의 출력에서 클록 신호의 선택적으로 게이팅된 인버팅된 버전(selectively gated inverted version)을 생성하도록 상기 NOR 로직 게이트의 제 2 입력의 제어 신호로 상기 NOR 로직 게이트의 제 1 입력의 클록 신호를 선택적으로 게이팅하는 단계; 및
상기 클록 신호의 선택적으로 게이팅된 버전을 생성하는 단계; 및
상기 클록 신호의 선택적으로 게이팅된 인버팅된 버전 및 상기 클록 신호의 선택적으로 게이팅된 버전을 플립 플롭의 마스터 스테이지에 그리고 상기 플립 플롭의 슬래이브 스테이지에 제공하는 단계
를 포함하고,
상기 마스터 스테이지는 상기 슬래이브 스테이지를 제어하기 위한 제어 신호에 응답하는,
방법.
제 14 항에 있어서,
상기 제어 신호는 리셋 신호를 포함하고,
상기 마스터 스테이지는 리셋 모드 동안 상기 마스터 스테이지를 리셋하도록 상기 리셋 신호에 응답하고, 상기 마스터 스테이지는 상기 리셋 모드 동안 상기 슬래이브 스테이지를 리셋하도록 구성되는,
방법.
제 15 항에 있어서,
상기 슬래이브 스테이지는 상기 리셋 신호로부터 격리되는,
방법.
제 14 항에 있어서,
상기 NOR 로직 게이트의 출력은 다수의 플립-플롭 회로들에 제공되도록 구성되는,
방법.
제 14 항에 있어서,
상기 슬래이브 스테이지는 인버터를 포함하고, 상기 인버터의 입력은 2개의 직렬로 커플링된 풀-업 트랜지스터들에 커플링되는,
방법.
제 18 항에 있어서,
상기 인버터는 상기 슬래이브 스테이지의 출력을 생성하도록 구성되는,
방법.
제 18 항에 있어서,
상기 인버터는 2개의 직렬로 커플링되는 풀-다운 트랜지스터들에 추가로 커플링되고, 상기 2개의 직렬로 커플링되는 풀-업 트랜지스터들의 폭은 상기 2개의 직렬로 커플링되는 풀-다운 트랜지스터들의 폭보다 더 큰,
방법.
제 20 항에 있어서,
상기 2개의 직렬로 커플링되는 풀-다운 트랜지스터들의 폭은 제조 규칙에 의해 허용되는 최소 폭과 대략 동일한,
방법.
제 14 항에 있어서,
상기 슬래이브 스테이지에서, 상기 마스터 스테이지의 출력을 수신하는 단계; 및
NAND 로직 게이트를 통해, 상기 마스터 스테이지의 출력에 응답하고, 리셋 신호에 반응하는 슬래이브 스테이지의 출력을 선택적으로 리셋하는 단계
를 더 포함하는,
방법.
제 22 항에 있어서,
상기 NAND 로직 게이트는 동작 모드 동안 인버터로서 기능하고 리셋 모드 동안 리셋 기능을 수행하도록 구성되는,
방법.
제 14 항에 있어서,
상기 제어 신호는 세트 신호를 포함하고,
상기 마스터 스테이지는 세트 모드 동안 상기 마스터 스테이지를 세팅하도록 상기 세트 신호에 응답하고, 상기 마스터 스테이지는 상기 세트 모드 동안 상기 슬래이브 스테이지를 세팅하도록 구성되는,
방법.
방법으로서,
동작 모드 동안 플립-플롭의 슬래이브 스테이지의 입력에 상기 플립-플롭의 마스터 스테이지의 출력을 제공하는 단계 ― 상기 플립-플롭은 단일 전력 도메인에 있음 ― ; 및
리텐션 모드 동안 상기 슬래이브 스테이지의 입력에 고-임피던스 출력을 제공하는 단계
를 포함하는,
방법.
제 25 항에 있어서,
상기 마스터 스테이지는 전력 공급기로부터 그리고 접지로부터 상기 마스터 스테이지의 상태 노드를 전기적으로 격리함으로써 고-임피던스 출력을 제공하도록 구성되는,
방법.
제 25 항에 있어서,
상기 고-임피던스 출력은 상기 마스터 스테이지의 3-상태 엘리먼트를 통해 생성되고, 상기 3-상태 엘리먼트는 리텐션 동작 모드 제어 신호에 응답하는,
방법.
제 25 항에 있어서,
상기 플립-플롭은 정상 모드 동작 동안 단일 전력 도메인의 공급 전압에 의해 전력공급되도록 구성되고, 상기 전력 공급은 상기 리텐션 동작 모드 동안 리텐션 전압으로 낮춰지는,
방법.
제 25 항에 있어서,
상기 플립-플롭은 기껏해야 2개의 전송 게이트들을 포함하는,
방법.
회로로서,
클록 신호 및 제어 신호에 응답하는 로직 연산을 수행하기 위한 수단;
데이터를 저장하기 위한 제 1 수단;
상기 데이터를 저장하기 위한 제 1 수단에 응답하는 데이터를 저장하기 위한 제 2 수단; 및
상기 로직 연산을 수행하기 위한 수단에 응답하는 인버팅을 위한 수단
을 포함하고,
상기 인버팅을 위한 수단은 상기 클록 신호의 지연된 버전을 출력하도록 구성되고,
상기 로직 연산을 수행하기 위한 수단의 출력 및 상기 클록 신호의 지연된 버전은 데이터를 저장하기 위한 제 1 수단 및 상기 데이터를 저장하기 위한 제 2 수단에 제공되고,
상기 데이터를 저장하기 위한 제 1 수단은 상기 데이터를 저장하기 위한 제 2 수단을 제어하기 위한 제어 신호에 응답하는,
방법.
제 30 항에 있어서,
상기 제어 신호는 리셋 신호를 포함하고,
상기 데이터를 저장하기 위한 제 1 수단은 리셋 모드에서 상기 데이터를 저장하기 위한 제 1 수단을 리셋하도록 상기 리셋 신호에 응답하고, 상기 데이터를 저장하기 위한 제 1 수단은 상기 리셋 모드에서 데이털르 저장하기 위한 제 2 수단을 리셋하도록 구성되는,
방법.
회로로서,
데이터를 저장하기 위한 제 1 수단; 및
상기 데이터를 저장하기 위한 제 1 수단에 응답하는 데이터를 저장하기 위한 제 2 수단
을 포함하고,
상기 데이터를 저장하기 위한 제 1 수단 및 상기 데이터를 저장하기 위한 제 2 수단은 단일 전력 도메인에 있고, 상기 데이터를 저장하기 위한 제 1 수단은 리텐션 동작 모드 동안 상기 데이터를 저장하기 위한 제 2 수단의 입력에 고-임피던스 출력을 제공하도록 구성되는,
회로.
제 32 항에 있어서,
상기 데이터를 저장하기 위한 제 1 수단은 전력 공급기로부터 그리고 접지로부터 데이터를 저장하기 위한 제 1 수단의 상태 노드를 전기적으로 격리함으로써 고-임+피던스 출력을 제공하도록 구성되는,
회로.
동작들을 수행하도록 컴퓨터에 의해 실행 가능한 명령들을 저장한 비-일시적인 컴퓨터-판독 가능한 저장 매체로서,
상기 동작들은,
NOR 로직 게이트의 출력에서 클록 신호의 선택적으로 게이팅된 인버팅된 버전(selectively gated inverted version)을 생성하도록 상기 NOR 로직 게이트의 제 2 입력의 제어 신호로 상기 NOR 로직 게이트의 제 1 입력의 클록 신호를 선택적으로 게이팅하는 동작; 및
인버터를 통해 상기 클록 신호의 상기 선택적으로 게이팅된 인버팅된 버전으로부터 상기 클록 신호의 선택적으로 게이팅된 버전을 생성하는 동작; 및
상기 클록 신호의 선택적으로 게이팅된 인버팅된 버전 및 상기 클록 신호의 선택적으로 게이팅된 버전을 플립 플롭의 마스터 스테이지에 그리고 상기 플립 플롭의 슬래이브 스테이지에 제공하는 동작
을 포함하고,
상기 마스터 스테이지는 상기 슬래이브 스테이지를 제어하도록 제어 신호에 응답하는,
비-일시적인 컴퓨터-판독 가능한 저장 매체.
동작들을 수행하도록 컴퓨터에 의해 실행 가능한 명령들을 저장한 비-일시적인 컴퓨터-판독 가능한 저장 매체로서,
상기 동작들은,
정상 모드에서 플립-플롭의 마스터 스테이지의 출력을 상기 플립-플롭의 슬래이브 스테이지의 입력에 제공하는 동작 ― 상기 플립-플롭은 단일 전력 도메인에 있음 ― ; 및
리텐션 동작 모드 동안 상기 슬래이브 스테이지의 입력에 고-임피던스 출력을 제공하는 동작
을 포함하는,
비-일시적인 컴퓨터-판독 가능한 저장 매체.