JPH06140885A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06140885A JPH06140885A JP4309429A JP30942992A JPH06140885A JP H06140885 A JPH06140885 A JP H06140885A JP 4309429 A JP4309429 A JP 4309429A JP 30942992 A JP30942992 A JP 30942992A JP H06140885 A JPH06140885 A JP H06140885A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- pull
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 マスターラッチとスレーブラッチを縦続接続
したフリップフロップ回路に電源を投入した際に、その
出力信号レベルが自動的に確定する回路を得る。 【構成】 クロック入力端子２に入力されるクロック信
号の立ち上り、又は立ち下りに同期して出力端子５及び
反転出力端子６の各出力信号が変化されるように、マス
ターラッチ３とスレーブラッチ４を縦続接続してなるフ
リップフロップ回路において、マスターラッチ３又はス
レーブラッチ４の一方の入力端にプルアップ又はプルダ
ウン機能の付加回路７を接続し、電源投入時にこの付加
回路７のプルアップ或いはプルダウン機能によりラッチ
３又は４の入力レベルを設定し、出力信号レベルを自動
的に確定する。
したフリップフロップ回路に電源を投入した際に、その
出力信号レベルが自動的に確定する回路を得る。 【構成】 クロック入力端子２に入力されるクロック信
号の立ち上り、又は立ち下りに同期して出力端子５及び
反転出力端子６の各出力信号が変化されるように、マス
ターラッチ３とスレーブラッチ４を縦続接続してなるフ
リップフロップ回路において、マスターラッチ３又はス
レーブラッチ４の一方の入力端にプルアップ又はプルダ
ウン機能の付加回路７を接続し、電源投入時にこの付加
回路７のプルアップ或いはプルダウン機能によりラッチ
３又は４の入力レベルを設定し、出力信号レベルを自動
的に確定する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にクロックの立ち上がり、又は立ち下り時に同期して
動作するフリップフロップ回路を含む半導体集積回路に
関する。
特にクロックの立ち上がり、又は立ち下り時に同期して
動作するフリップフロップ回路を含む半導体集積回路に
関する。
【０００２】
【従来の技術】従来の半導体集積回路に用いられるフリ
ップフロップ回路（以下、Ｆ／Ｆ回路と略称する）は、
図５に示すようにデータ入力端子１に入力されるデータ
信号を取り込むマスターラッチ３と、このマスターラッ
チ３のデータを読み出すように次段に接続されたスレー
ブラッチ４とを備えており、このスレーブラッチ４に設
けた出力端子５と反転出力端子６からそれぞれ出力信号
と反転出力信号を出力するようになっている。前記マス
ターラッチ３は、互いに逆向きに接続したインバータ１
０，１１と、インバータ１０の入力端に接続したトラン
スファゲート８と、インバータ１１の出力端に接続した
トランスファゲート９とを備え、コクロック入力端子２
に入力されるクロック信号２によりオン，オフされる。
即ち、クロック入力端子２にはインバータ２０，２１が
直列接続され、各インバータ２０，２１からの信号によ
り前記トランスファゲート８，９を駆動する。ここで
は、クロック信号２がロウレベル時にはトランスファゲ
ート８がオンし、かつトランスファゲート９がオフされ
る。また、前記スレーブラッチ４もインバータ１４，１
５とトランスファゲート１２，１３とで構成されてい
る。但し、各トランスファゲート１２，１３のオン，オ
フはマスターラッチ３とは逆方向に動作する。
ップフロップ回路（以下、Ｆ／Ｆ回路と略称する）は、
図５に示すようにデータ入力端子１に入力されるデータ
信号を取り込むマスターラッチ３と、このマスターラッ
チ３のデータを読み出すように次段に接続されたスレー
ブラッチ４とを備えており、このスレーブラッチ４に設
けた出力端子５と反転出力端子６からそれぞれ出力信号
と反転出力信号を出力するようになっている。前記マス
ターラッチ３は、互いに逆向きに接続したインバータ１
０，１１と、インバータ１０の入力端に接続したトラン
スファゲート８と、インバータ１１の出力端に接続した
トランスファゲート９とを備え、コクロック入力端子２
に入力されるクロック信号２によりオン，オフされる。
即ち、クロック入力端子２にはインバータ２０，２１が
直列接続され、各インバータ２０，２１からの信号によ
り前記トランスファゲート８，９を駆動する。ここで
は、クロック信号２がロウレベル時にはトランスファゲ
ート８がオンし、かつトランスファゲート９がオフされ
る。また、前記スレーブラッチ４もインバータ１４，１
５とトランスファゲート１２，１３とで構成されてい
る。但し、各トランスファゲート１２，１３のオン，オ
フはマスターラッチ３とは逆方向に動作する。
【０００３】この構成において、クロック信号がロウレ
ベルの時には、トランスファゲート８がオンしてデータ
入力端子１に入力されるデータを取り込むが、スレーブ
ラッチ４のトランスファゲート１２はオフするので、マ
スターラッチ３が取り込んだデータは入力されず、トラ
ンスファゲート１３がオンしてデータを保持する。一
方、クロック入力信号２がハイレベルの時には、マスタ
ーラッチ３のデータを取り込むためのトランスファゲー
ト８はオフし、取り込んだデータはトランスファゲート
９がオンして保持され、スレーブラッチ４はクロック信
号がハイレベルになったとき、トランスファゲート１２
がオンしてマスターラッチ３が保持しているデータをク
ロック入力信号２の立ち上がりに同期して出力端子５及
び反転出力端子６に出力し、出力信号及び反転出力信号
がそれぞれ変化する。
ベルの時には、トランスファゲート８がオンしてデータ
入力端子１に入力されるデータを取り込むが、スレーブ
ラッチ４のトランスファゲート１２はオフするので、マ
スターラッチ３が取り込んだデータは入力されず、トラ
ンスファゲート１３がオンしてデータを保持する。一
方、クロック入力信号２がハイレベルの時には、マスタ
ーラッチ３のデータを取り込むためのトランスファゲー
ト８はオフし、取り込んだデータはトランスファゲート
９がオンして保持され、スレーブラッチ４はクロック信
号がハイレベルになったとき、トランスファゲート１２
がオンしてマスターラッチ３が保持しているデータをク
ロック入力信号２の立ち上がりに同期して出力端子５及
び反転出力端子６に出力し、出力信号及び反転出力信号
がそれぞれ変化する。
【０００４】
【発明が解決しようとする課題】このような従来のＦ／
Ｆ回路は、クロック信号の立ち上がり、又は立ち下り信
号に同期して出力信号が変化するため、電源を投入して
クロック信号の立ち上り、又は立ち下り信号が入力され
るまで、Ｆ／Ｆ回路の出力信号はロウかハイのどちらの
レベルになるか不明なため、例えばＦ／Ｆ回路の出力信
号をロウレベルに初期設定が必要な回路にはクロック信
号とは非同期で入力できる初期設定入力信号を用いて初
期設定を行う必要がある。しかしながら、初期設定入力
信号を用いるＦ／Ｆ回路を構成すると、新たに初期設定
入力信号を入力させるための外部端子を設ける必要があ
り、回路構成が複雑化する上に初期設定動作が面倒にな
るという問題がある。本発明の目的は、電源を投入した
際の出力信号を自動的に確定することが可能な半導体集
積回路を提供することにある。
Ｆ回路は、クロック信号の立ち上がり、又は立ち下り信
号に同期して出力信号が変化するため、電源を投入して
クロック信号の立ち上り、又は立ち下り信号が入力され
るまで、Ｆ／Ｆ回路の出力信号はロウかハイのどちらの
レベルになるか不明なため、例えばＦ／Ｆ回路の出力信
号をロウレベルに初期設定が必要な回路にはクロック信
号とは非同期で入力できる初期設定入力信号を用いて初
期設定を行う必要がある。しかしながら、初期設定入力
信号を用いるＦ／Ｆ回路を構成すると、新たに初期設定
入力信号を入力させるための外部端子を設ける必要があ
り、回路構成が複雑化する上に初期設定動作が面倒にな
るという問題がある。本発明の目的は、電源を投入した
際の出力信号を自動的に確定することが可能な半導体集
積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、縦続接続した
マスターラッチ又はスレーブラッチの一方の入力端にプ
ルアップ又はプルダウン機能の付加回路を接続してい
る。
マスターラッチ又はスレーブラッチの一方の入力端にプ
ルアップ又はプルダウン機能の付加回路を接続してい
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例の回路図である。データ
入力端子１から入力されるデータ信号を取り込むマスタ
ーラッチ３と、マスターラッチ３からの出力を取り込
み、出力信号端子５と反転出力端子６にそれぞれデータ
信号を出力するスレーブラッチ４と、プルアップ機能を
持った付加回路７とを備えている。前記マスターラッチ
３は互いに逆方向に接続されたインバータ１０，１１
と、インバータ１０の入力端に設けたトランスファゲー
ト８と、インバータ１１の出力端に設けたトランスファ
ゲート９とで構成される。前記トランスファゲート８，
９は、クロック入力端子２に入力されるクロック信号に
基づいてオン，オフされ、ここではクロック入力端子２
のクロック信号がロウレベルのときにトランスファゲー
ト８がオンし、かつトランスファゲート９がオフするよ
うに構成されている。
る。図１は本発明の第１実施例の回路図である。データ
入力端子１から入力されるデータ信号を取り込むマスタ
ーラッチ３と、マスターラッチ３からの出力を取り込
み、出力信号端子５と反転出力端子６にそれぞれデータ
信号を出力するスレーブラッチ４と、プルアップ機能を
持った付加回路７とを備えている。前記マスターラッチ
３は互いに逆方向に接続されたインバータ１０，１１
と、インバータ１０の入力端に設けたトランスファゲー
ト８と、インバータ１１の出力端に設けたトランスファ
ゲート９とで構成される。前記トランスファゲート８，
９は、クロック入力端子２に入力されるクロック信号に
基づいてオン，オフされ、ここではクロック入力端子２
のクロック信号がロウレベルのときにトランスファゲー
ト８がオンし、かつトランスファゲート９がオフするよ
うに構成されている。
【０００７】また、前記スレーブラッチ４も同様にイン
バータ１４，１５と、トランスファゲート１２，１３で
構成される。更に、前記付加回路７は、ＰチャネルＭＯ
Ｓトランジスタ１６，１９と、コンデンサ１８とで構成
され、前記スレーブラッチ４内のトランスファゲート１
２とインバータ１４の接続点にワイヤード接続されてい
る。なお、前記トランジスタ１６，１９はＶＤＤ電源１
７に接続される。また、コンデンサ１８の一方の端子は
ＧＮＤ電源２２に接続される。
バータ１４，１５と、トランスファゲート１２，１３で
構成される。更に、前記付加回路７は、ＰチャネルＭＯ
Ｓトランジスタ１６，１９と、コンデンサ１８とで構成
され、前記スレーブラッチ４内のトランスファゲート１
２とインバータ１４の接続点にワイヤード接続されてい
る。なお、前記トランジスタ１６，１９はＶＤＤ電源１
７に接続される。また、コンデンサ１８の一方の端子は
ＧＮＤ電源２２に接続される。
【０００８】この構成によれば、電源が投入された直後
には、付加回路７内のコンデンサ１８の他方の端子２５
はロウレベルになっているため、ＰチャネルＭＯＳトラ
ンジスタ１９がオンし、ＶＤＤ電源１７よりハイレベル
の信号がスレーブラッチ４に供給され、出力端子５から
の出力信号がロウレベルに、反転出力端子６からの反転
出力信号はハイレベルになる。つまり、電源投入と同時
に出力信号はロウレベルに、反転出力信号はハイレベル
に確定されることになる。また、ＰチャネルＭＯＳトラ
ンジスタ１６はクロック入力端子２のクロック信号がハ
イレベルになるとオンして抵抗の役割を果たし、コンデ
ンサ１８が充電されて他方の端子２５はロウレベルから
ハイレベルになり、ＰチャネルＭＯＳトランジスタ１９
がオフし、スレーブラッチ４に信号は供給されなくな
る。
には、付加回路７内のコンデンサ１８の他方の端子２５
はロウレベルになっているため、ＰチャネルＭＯＳトラ
ンジスタ１９がオンし、ＶＤＤ電源１７よりハイレベル
の信号がスレーブラッチ４に供給され、出力端子５から
の出力信号がロウレベルに、反転出力端子６からの反転
出力信号はハイレベルになる。つまり、電源投入と同時
に出力信号はロウレベルに、反転出力信号はハイレベル
に確定されることになる。また、ＰチャネルＭＯＳトラ
ンジスタ１６はクロック入力端子２のクロック信号がハ
イレベルになるとオンして抵抗の役割を果たし、コンデ
ンサ１８が充電されて他方の端子２５はロウレベルから
ハイレベルになり、ＰチャネルＭＯＳトランジスタ１９
がオフし、スレーブラッチ４に信号は供給されなくな
る。
【０００９】ここで、図２に示すように、付加回路７の
ＰチャネルＭＯＳトランジスタ１６のドレインをゲート
に接続することで、ＰチャネルＭＯＳトランジスタ１６
がクロック信号に制御されず、プルアップ抵抗の役割を
果たしてスレーブラッチ４にハイレベルの信号を供給す
るように構成してもよい。この構成では、クロック信号
を付加回路７へ供給することなしに動作する。
ＰチャネルＭＯＳトランジスタ１６のドレインをゲート
に接続することで、ＰチャネルＭＯＳトランジスタ１６
がクロック信号に制御されず、プルアップ抵抗の役割を
果たしてスレーブラッチ４にハイレベルの信号を供給す
るように構成してもよい。この構成では、クロック信号
を付加回路７へ供給することなしに動作する。
【００１０】図３は本発明の第２実施例の回路図であ
り、付加回路７Ａをプルダウン回路として構成してい
る。即ち、ＰチャネルＭＯＳトランジスタ１６と、イン
バータ２３と、ＮチャネルＭＯＳトランジスタ２４と、
コンデンサ１８とで構成している。この構成では、電源
が投入された直後、付加回路７内のコンデンサ１８の他
方の端子２５はロウレベルであり、インバータ２３によ
って反転し、ハイレベルになってＮチャネルＭＯＳトラ
ンジスタ２４はオンし、ＧＮＤ電源２２よりロウレベル
の信号がスレーブラッチ４に供給され、出力端子５の出
力信号がハイレベルに、反転出力端子６の反転出力信号
がロウレベルになる。また、ＰチャネルＭＯＳトランジ
スタ１６はクロック入力端子２のクロック信号がハイレ
ベルになるとオンして抵抗の役割を果たし、コンデンサ
１８が充電され、他方の端子２５はロウレベルからハイ
レベルになり、ＮチャネルＭＯＳトランジスタ２４はオ
フし、スレーブラッチ４に信号は供給されなくなる。
り、付加回路７Ａをプルダウン回路として構成してい
る。即ち、ＰチャネルＭＯＳトランジスタ１６と、イン
バータ２３と、ＮチャネルＭＯＳトランジスタ２４と、
コンデンサ１８とで構成している。この構成では、電源
が投入された直後、付加回路７内のコンデンサ１８の他
方の端子２５はロウレベルであり、インバータ２３によ
って反転し、ハイレベルになってＮチャネルＭＯＳトラ
ンジスタ２４はオンし、ＧＮＤ電源２２よりロウレベル
の信号がスレーブラッチ４に供給され、出力端子５の出
力信号がハイレベルに、反転出力端子６の反転出力信号
がロウレベルになる。また、ＰチャネルＭＯＳトランジ
スタ１６はクロック入力端子２のクロック信号がハイレ
ベルになるとオンして抵抗の役割を果たし、コンデンサ
１８が充電され、他方の端子２５はロウレベルからハイ
レベルになり、ＮチャネルＭＯＳトランジスタ２４はオ
フし、スレーブラッチ４に信号は供給されなくなる。
【００１１】図４は本発明の第３実施例の回路図であ
り、ここではマスターラッチ３内のトランスファゲート
８とスレーブラッチ４に接続されるインバータ１０の間
にプルアップ機能を持った付加回路７がワイヤード接続
される構成となっている。この構成では、電源が投入さ
れると付加回路７内のコンデンサ１８の他方の端子２５
がロウレベルになるため、ＰチャネルＭＯＳトランジス
タ１９がオンし、ＶＤＤ電源１７よりハイレベルの信号
が供給される。この場合には、クロック信号がハイレベ
ルになるときにスレーブラッチ４を経て出力端子５に出
力信号が出力される。
り、ここではマスターラッチ３内のトランスファゲート
８とスレーブラッチ４に接続されるインバータ１０の間
にプルアップ機能を持った付加回路７がワイヤード接続
される構成となっている。この構成では、電源が投入さ
れると付加回路７内のコンデンサ１８の他方の端子２５
がロウレベルになるため、ＰチャネルＭＯＳトランジス
タ１９がオンし、ＶＤＤ電源１７よりハイレベルの信号
が供給される。この場合には、クロック信号がハイレベ
ルになるときにスレーブラッチ４を経て出力端子５に出
力信号が出力される。
【００１２】
【発明の効果】以上説明したように本発明は、マスター
ラッチ、又はスレーブラッチの一方の入力端にプルアッ
プ或いはプルダウン機能を有する付加回路を接続してい
るので、電源投入と同時にマスターラッチ或いはスレー
ブラッチの入力端のレベルが決定され、クロック信号の
立ち上りエッジが入力されなくても出力信号が確定する
ことができる。これにより、初期設定用の外部端子を設
ける必要がなく、回路の簡略化を図るととにも、初期設
定走査が不要になるという効果がある。
ラッチ、又はスレーブラッチの一方の入力端にプルアッ
プ或いはプルダウン機能を有する付加回路を接続してい
るので、電源投入と同時にマスターラッチ或いはスレー
ブラッチの入力端のレベルが決定され、クロック信号の
立ち上りエッジが入力されなくても出力信号が確定する
ことができる。これにより、初期設定用の外部端子を設
ける必要がなく、回路の簡略化を図るととにも、初期設
定走査が不要になるという効果がある。
【図１】本発明の半導体集積回路の第１実施例の回路図
である。
である。
【図２】第１実施例の変形例を示す回路図である。
【図３】本発明の半導体集積回路の第２実施例の回路図
である。
である。
【図４】本発明の半導体集積回路の第３実施例の回路図
である。
である。
【図５】従来の半導体集積回路の一例の回路図である。
１ データ入力端子 ２ クロック入力端子 ３ マスターラッチ ４ スレーブラッチ ５ 出力端子 ６ 反転出力端子 ７ 付加回路
Claims (1)
- 【請求項１】 クロック信号の立ち上り、又は立ち下り
に同期して出力信号が変化されるマスターラッチとスレ
ーブラッチを縦続接続してなるフリップフロップ回路を
備える半導体集積回路において、前記マスターラッチ又
はスレーブラッチの一方の入力端にプルアップ又はプル
ダウン機能の付加回路を接続したことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309429A JPH06140885A (ja) | 1992-10-24 | 1992-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309429A JPH06140885A (ja) | 1992-10-24 | 1992-10-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140885A true JPH06140885A (ja) | 1994-05-20 |
Family
ID=17992903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4309429A Pending JPH06140885A (ja) | 1992-10-24 | 1992-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140885A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008052847A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体 |
| JP2009111634A (ja) * | 2007-10-29 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体装置 |
| JP2016518785A (ja) * | 2013-04-12 | 2016-06-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 保持電圧を低減したフリップフロップ |
-
1992
- 1992-10-24 JP JP4309429A patent/JPH06140885A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008052847A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | ラッチ回路及びこれを備えた半導体集積回路、ｓｒａｍ、フリップフロップ回路、情報機器、通信機器、ａｖ機器及び移動体 |
| JP2009111634A (ja) * | 2007-10-29 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体装置 |
| JP2016518785A (ja) * | 2013-04-12 | 2016-06-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 保持電圧を低減したフリップフロップ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4797585A (en) | Pulse generating circuit in a semiconductor integrated circuit and a delay circuit therefor | |
| US5107137A (en) | Master-slave clocked cmos flip-flop with hysteresis | |
| JPH0691431B2 (ja) | フリツプフロツプ回路用クロツク制御回路 | |
| US5751176A (en) | Clock generator for generating complementary clock signals with minimal time differences | |
| US5212411A (en) | Flip-flop circuit having cmos hysteresis inverter | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| JPH06140885A (ja) | 半導体集積回路 | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| JPS60150314A (ja) | Ｄ−フリツプフロツプ回路 | |
| EP0808022A2 (en) | Latch circuit operating in synchronization with clock signals | |
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JPH04291809A (ja) | 発振制御回路 | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPS61101124A (ja) | 半導体集積回路装置 | |
| JPH0245373B2 (ja) | ||
| JPS622485B2 (ja) | ||
| JPS61252707A (ja) | ラツチ回路 | |
| JP2616226B2 (ja) | 電圧制御発振回路 | |
| JP2000295081A (ja) | レジスタ回路及びラッチ回路 | |
| JP2853726B2 (ja) | Ｄ型フリップフロップ回路 | |
| KR0163774B1 (ko) | 높은 동기성을 갖는 위상차 회로 | |
| JPH05327422A (ja) | Ｄフリップフロップ回路 | |
| JPH05152905A (ja) | 半導体装置 | |
| JPH066623Y2 (ja) | シユミツト回路 | |
| KR100474587B1 (ko) | 센스앰프출력회로 |