JPH0245373B2 - - Google Patents
Info
- Publication number
- JPH0245373B2 JPH0245373B2 JP55086309A JP8630980A JPH0245373B2 JP H0245373 B2 JPH0245373 B2 JP H0245373B2 JP 55086309 A JP55086309 A JP 55086309A JP 8630980 A JP8630980 A JP 8630980A JP H0245373 B2 JPH0245373 B2 JP H0245373B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- input
- output
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 11
- 239000000284 extract Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
本発明は相補形絶縁ゲート電界効果トランジス
タ（以下IG―FETと記す。）を用いたラツチ回路
に係り、電源投入時の回路の初期値を所望の論理
レベルに自動的に設定する機能を有するラツチ回
路に関するものである。
タ（以下IG―FETと記す。）を用いたラツチ回路
に係り、電源投入時の回路の初期値を所望の論理
レベルに自動的に設定する機能を有するラツチ回
路に関するものである。
従来、ラツチ回路として、例えば第１図に示す
如き回路がよく用いられている。図において、
１，２はＰチヤンネル形IG―FET、３，４はＮ
チヤンネル形IG―FET、５，６はインバーター、
１１はデータ入力端子、１２，１３はクロツク入
力端子、１４は出力端子である。
如き回路がよく用いられている。図において、
１，２はＰチヤンネル形IG―FET、３，４はＮ
チヤンネル形IG―FET、５，６はインバーター、
１１はデータ入力端子、１２，１３はクロツク入
力端子、１４は出力端子である。
IG―FET１，３及び２，４は相補形IG―FET
回路におけるトランスアーゲート（以下TGと記
す。）としてよく知られており、それぞれ第１及
び第２のTGを構成している。いま、クロツクφ
を１レベル、を０レベルとすると、第１のTG
はオン、第２のTGはオフ状態となる。したがつ
て、データはインバーター５に入力されインバ
ーター５にはＤが出力され、さらにインバーター
６にはが出力される。次に、クロツクφを０レ
ベル、を１レベルとすると、第１のTGはオ
フ、第２のTGはオン状態となる。したがつて、
インバーター６の出力はインバーター５に入力
されインバーター５には引続きＤが出力され回路
はラツチされる。よつて出力Ｑは入力データの
逆論理Ｄに保持される。
回路におけるトランスアーゲート（以下TGと記
す。）としてよく知られており、それぞれ第１及
び第２のTGを構成している。いま、クロツクφ
を１レベル、を０レベルとすると、第１のTG
はオン、第２のTGはオフ状態となる。したがつ
て、データはインバーター５に入力されインバ
ーター５にはＤが出力され、さらにインバーター
６にはが出力される。次に、クロツクφを０レ
ベル、を１レベルとすると、第１のTGはオ
フ、第２のTGはオン状態となる。したがつて、
インバーター６の出力はインバーター５に入力
されインバーター５には引続きＤが出力され回路
はラツチされる。よつて出力Ｑは入力データの
逆論理Ｄに保持される。
以上述べた動作のタイミング波形を第２図に示
す。
す。
前述の如きラツチ回路において、電源投入時に
クロツクφが０レベル、が１レベルとなるよう
に構成された回路においてはラツチ回路の出力Ｑ
は１レベルとなるか０レベルとなるかは不定であ
ることは一般によく知られているところである。
ラツチ回路の出力Ｑが１レベルとなるか０レベル
となるかは回路を構成するおのおののIG―FET
の寄生容量、配線の浮遊容量などによつて決まる
ものである。
クロツクφが０レベル、が１レベルとなるよう
に構成された回路においてはラツチ回路の出力Ｑ
は１レベルとなるか０レベルとなるかは不定であ
ることは一般によく知られているところである。
ラツチ回路の出力Ｑが１レベルとなるか０レベル
となるかは回路を構成するおのおののIG―FET
の寄生容量、配線の浮遊容量などによつて決まる
ものである。
このため、電源投入後のラツチ回路の出力を目
的の論理レベルに設定するためには所定のデータ
及びクロツクを入力しなければならない。しかし
ながら、第１図の如きラツチ回路を多数段カスケ
ードに接続して成るシフトレジスターなどにおい
ては、前述の方法によりすべてのラツチ回路を目
的の論理レベルに設定するのはなかなかやつかい
である。したがつて、他の方法として例えば第３
図に示す如き回路がしばしば用いられる。
的の論理レベルに設定するためには所定のデータ
及びクロツクを入力しなければならない。しかし
ながら、第１図の如きラツチ回路を多数段カスケ
ードに接続して成るシフトレジスターなどにおい
ては、前述の方法によりすべてのラツチ回路を目
的の論理レベルに設定するのはなかなかやつかい
である。したがつて、他の方法として例えば第３
図に示す如き回路がしばしば用いられる。
第３図において、第１図と同一の素子は同一の
番号を用いて表わしてある。図において、７は２
入力NORゲート、１５はリセツト入力端子であ
り、他の素子及び接続は第１図と同一である。い
ま、クロツクφを０レベル、を１レベル、すな
わちラツチの状態としリセツト入力を１レベルと
すると２入力NORゲート７には０レベルが出力
され、同様にインバーター６には１レベルが出力
される。次にリセツト入力を０レベルとしてもイ
ンバーター６の出力は２入力NORゲート７の一
方の入力端子に入力されており２入力NORゲー
ト７には引続き０レベルが出力され、回路はリセ
ツト状態にラツチされる。以上述べた動作のタイ
ミング波形を第４図に示す。
番号を用いて表わしてある。図において、７は２
入力NORゲート、１５はリセツト入力端子であ
り、他の素子及び接続は第１図と同一である。い
ま、クロツクφを０レベル、を１レベル、すな
わちラツチの状態としリセツト入力を１レベルと
すると２入力NORゲート７には０レベルが出力
され、同様にインバーター６には１レベルが出力
される。次にリセツト入力を０レベルとしてもイ
ンバーター６の出力は２入力NORゲート７の一
方の入力端子に入力されており２入力NORゲー
ト７には引続き０レベルが出力され、回路はリセ
ツト状態にラツチされる。以上述べた動作のタイ
ミング波形を第４図に示す。
しかしながら、前述の如くリセツト回路を設け
る方法は動作は確実であるが入力端子が増加する
という大きな欠点がある。
る方法は動作は確実であるが入力端子が増加する
という大きな欠点がある。
本発明の目的は、従来の回路のこのような欠点
を除去し、電源投入時の回路の初期値を０又は１
の所望の論理レベルに自動的に設定する機能を有
するラツチ回路を提供せんとするものである。
を除去し、電源投入時の回路の初期値を０又は１
の所望の論理レベルに自動的に設定する機能を有
するラツチ回路を提供せんとするものである。
本発明の他の目的は、集積回路に適したラツチ
回路を提供せんとするものである。
回路を提供せんとするものである。
本発明では、入力端と、この入力端からの入力
信号をうける相補型絶縁ゲート電界効果トランジ
スタからなる第１のトランフアーゲートと、第１
のトランスフアーゲートの出力端に入力端が接続
された相補型電界効果トランジスタからなる第１
のインバータと、第１のインバータの出力端に入
力端が接続された相補型電界効果トランジスタか
らる第２のインバータと、第２のインバータの出
力端に入力端が接続され、出力端が前記第１のイ
ンバータの入力端に接続された相補型電界効果ト
ランジスタからなる第２のトランスフアーゲート
と、前記第２のインバータの入力端と電源の一方
の端との間に設けられた初期設定用の容量素子
と、前記第１のインバータの入力端に入力端が接
続された相補型電界効果トランジスタからなる第
３のインバータとを具備し、前記第３のインバー
タから前記入力信号に対応する出力信号を取り出
すようにしたことを特徴とするラツチ回路がえら
れる。
信号をうける相補型絶縁ゲート電界効果トランジ
スタからなる第１のトランフアーゲートと、第１
のトランスフアーゲートの出力端に入力端が接続
された相補型電界効果トランジスタからなる第１
のインバータと、第１のインバータの出力端に入
力端が接続された相補型電界効果トランジスタか
らる第２のインバータと、第２のインバータの出
力端に入力端が接続され、出力端が前記第１のイ
ンバータの入力端に接続された相補型電界効果ト
ランジスタからなる第２のトランスフアーゲート
と、前記第２のインバータの入力端と電源の一方
の端との間に設けられた初期設定用の容量素子
と、前記第１のインバータの入力端に入力端が接
続された相補型電界効果トランジスタからなる第
３のインバータとを具備し、前記第３のインバー
タから前記入力信号に対応する出力信号を取り出
すようにしたことを特徴とするラツチ回路がえら
れる。
以下、図面を用いて本発明の実施例について説
明する。
明する。
第５図は本発明の一実施例の回路図、第６図は
第５図の回路の一部をより詳細に表わした回路
図、第７図は第６図の回路の各部の電圧波形図で
ある。
第５図の回路の一部をより詳細に表わした回路
図、第７図は第６図の回路の各部の電圧波形図で
ある。
第５図において、１，２はＰチヤンネル形IG
―FET、３，４はＮチヤンネル形IG―FET、５，
６，８はインバーター、１１はデータ入力端子、
１２，１３はクロツク入力端子、１４は出力端
子、２１はコンデンサーである。
―FET、３，４はＮチヤンネル形IG―FET、５，
６，８はインバーター、１１はデータ入力端子、
１２，１３はクロツク入力端子、１４は出力端
子、２１はコンデンサーである。
IG―FET１，３及び２，４はそれぞれ第１及
び第２のTGを構成しており、第１のTGの入力
はデータ入力端子１１に、第２のTGの入力はイ
ンバーター６の出力にそれぞれ接続され、第１及
び第２のTGの出力は結合されている。インバー
ター５及び８の入力は第１及び第２のTGの出力
に、インバーター６の入力はインバーター５の出
力に接続され、インバーター８の出力は出力端子
１４に接続されている。コンデンサー２１はイン
バーター６の入力に接続されている。
び第２のTGを構成しており、第１のTGの入力
はデータ入力端子１１に、第２のTGの入力はイ
ンバーター６の出力にそれぞれ接続され、第１及
び第２のTGの出力は結合されている。インバー
ター５及び８の入力は第１及び第２のTGの出力
に、インバーター６の入力はインバーター５の出
力に接続され、インバーター８の出力は出力端子
１４に接続されている。コンデンサー２１はイン
バーター６の入力に接続されている。
以上述べた回路は、インバーター８及びコンデ
ンサー２１を除いては前述の第１図の従来の回路
と同一であり、その動作も全たく同一であるので
ここではその説明は省略する。
ンサー２１を除いては前述の第１図の従来の回路
と同一であり、その動作も全たく同一であるので
ここではその説明は省略する。
第６図は、第５図における第２のTGを構成す
るIG―FET２，４、インバーター５，６、及び
コンデンサー２１から成る回路を更に詳細に表わ
した回路図である。
るIG―FET２，４、インバーター５，６、及び
コンデンサー２１から成る回路を更に詳細に表わ
した回路図である。
図において、２，５―１，６―１はＰチヤンネ
ル形IG―FET、４，５―２，６―２はＮチヤン
ネル形IG―FET、２１〜２７はコンデンサー、
１６は電源端子、１０は接地端子である。コンデ
ンサー２２〜２７はそれぞれ各IG―FETのドレ
イン・ソースの拡散容量、ゲート容量、配線の浮
遊容量などを接続点ごとにまとめて表わしたもの
である。コンデンサー２１は本発明にかかる新た
に設けられたコンデンサーであり、IG―FETの
ドレイン・ソース拡散領域と同等の拡散容量又
は、ゲート領域と同等のゲート容量などを用いる
ことができる。
ル形IG―FET、４，５―２，６―２はＮチヤン
ネル形IG―FET、２１〜２７はコンデンサー、
１６は電源端子、１０は接地端子である。コンデ
ンサー２２〜２７はそれぞれ各IG―FETのドレ
イン・ソースの拡散容量、ゲート容量、配線の浮
遊容量などを接続点ごとにまとめて表わしたもの
である。コンデンサー２１は本発明にかかる新た
に設けられたコンデンサーであり、IG―FETの
ドレイン・ソース拡散領域と同等の拡散容量又
は、ゲート領域と同等のゲート容量などを用いる
ことができる。
図において、コンデンサー２１〜２７の容量を
それぞれＣ２１〜Ｃ２７とすると、コンデンサー
２２，２３の容量の比は、相補形IG―FET回路
の特徴としてのＰチヤンネル形IG―FETとＮチ
ヤンネル形IG―FETの対象性から、ほぼ等しい
か、かなり似かよつた値であることが知られる。
実際のところ、一般にＰチヤンネル形IG―FET
に比してＮチヤンネルIG―FETのドレイン・ソ
ースの拡散容量が大きいためコンデンサー２２に
比してコンデンサー２３がいくらか大きくなるの
が通常である。これは、コンデンサー２６，２７
についても同様であることは容易に知れるところ
である。
それぞれＣ２１〜Ｃ２７とすると、コンデンサー
２２，２３の容量の比は、相補形IG―FET回路
の特徴としてのＰチヤンネル形IG―FETとＮチ
ヤンネル形IG―FETの対象性から、ほぼ等しい
か、かなり似かよつた値であることが知られる。
実際のところ、一般にＰチヤンネル形IG―FET
に比してＮチヤンネルIG―FETのドレイン・ソ
ースの拡散容量が大きいためコンデンサー２２に
比してコンデンサー２３がいくらか大きくなるの
が通常である。これは、コンデンサー２６，２７
についても同様であることは容易に知れるところ
である。
又、IG―FET６―１，６―２から成るインバ
ーター６の入力端子と接地端子間に接続されたコ
ンデンサー２１の容量をコンデンサー２７と同程
度に設定することができる。
ーター６の入力端子と接地端子間に接続されたコ
ンデンサー２１の容量をコンデンサー２７と同程
度に設定することができる。
いま、電源端子１６の電圧を0Vから上昇させ
る。電源端子の電圧が各IG―FETのスレツシヨ
ールド電圧より低い範囲では、各IG―FETはす
べてオフ状態にあり、各ゲートの入力電圧はおの
おののゲートと電源端子、及びゲートと接地端子
との間の容量によつて分圧された電圧が印加され
る。
る。電源端子の電圧が各IG―FETのスレツシヨ
ールド電圧より低い範囲では、各IG―FETはす
べてオフ状態にあり、各ゲートの入力電圧はおの
おののゲートと電源端子、及びゲートと接地端子
との間の容量によつて分圧された電圧が印加され
る。
ここで、電源端子の電圧をV16、接続点３４，
３５，３６の電圧をそれぞれV34，V35，V36とす
ると各電圧は次の如く表わすことができる。
３５，３６の電圧をそれぞれV34，V35，V36とす
ると各電圧は次の如く表わすことができる。
V35＝C22／C22＋C23V16 (1)
V34＝C24／C24＋C25V16 (2)
V36＝C26／C21＋C26＋C27V16 (3)
よつて、インバーター５の入力端子電圧V35と
インバーター６の入力端子電圧V36の関係は次の
如く表わすことができる。
インバーター６の入力端子電圧V36の関係は次の
如く表わすことができる。
V35＞V36 (4)
以上述べたことを図示すると、第７図の時刻０
→t1の如く表わされる。
→t1の如く表わされる。
電源端子１６の電圧V16をさらに上昇させる
と、(4)式に示した如く、V35＞V36であるため、
時刻t1以降においてまずインバーター６の入力端
子と電源端子間の電圧すなわち第７図の破線で示
したVth6はインバーター６のロウレベルのスレ
ツシヨールド電圧に達する。よつて、時刻t1以降
インバーター６の出力電圧V34は上昇をはじめ、
つづいてインバーター５の入力電圧V35が上昇し
インバーター５の出力電圧は下降する。しかる
に、インバーター５の出力電圧はすなわちインバ
ーター６の入力電圧であり、インバーター６，５
及び第２のTGからなるループは正帰還回路を形
成し、インバーター６の出力電圧V34は急激に電
源端子の電圧すなわち１レベルに上昇し、インバ
ーター５の出力電圧V36は急激に接地端子の電圧
すなわち０レベルに下降する。
と、(4)式に示した如く、V35＞V36であるため、
時刻t1以降においてまずインバーター６の入力端
子と電源端子間の電圧すなわち第７図の破線で示
したVth6はインバーター６のロウレベルのスレ
ツシヨールド電圧に達する。よつて、時刻t1以降
インバーター６の出力電圧V34は上昇をはじめ、
つづいてインバーター５の入力電圧V35が上昇し
インバーター５の出力電圧は下降する。しかる
に、インバーター５の出力電圧はすなわちインバ
ーター６の入力電圧であり、インバーター６，５
及び第２のTGからなるループは正帰還回路を形
成し、インバーター６の出力電圧V34は急激に電
源端子の電圧すなわち１レベルに上昇し、インバ
ーター５の出力電圧V36は急激に接地端子の電圧
すなわち０レベルに下降する。
従つて、第６図に示す回路すなわち第５図に示
す回路は電源投入時のラツチ回路の出力の初期値
を０レベルに設定できるものである。
す回路は電源投入時のラツチ回路の出力の初期値
を０レベルに設定できるものである。
第６図又は第５図において、インバーター６の
入力端子と接地端子との間に接続されたコンデン
サー２１をインバーター６の入力端子と電源端子
との間に接続することにより、前述の電源投入時
のラツチ回路の出力の初期値を１レベルに設定で
きることは容易に知れるところである。
入力端子と接地端子との間に接続されたコンデン
サー２１をインバーター６の入力端子と電源端子
との間に接続することにより、前述の電源投入時
のラツチ回路の出力の初期値を１レベルに設定で
きることは容易に知れるところである。
しかるに以上述べ本発明によれば電源投入時の
ラツチ回路の出力の初期値を０又は１の任意の論
理レベルに自動的に設定できるものである。
ラツチ回路の出力の初期値を０又は１の任意の論
理レベルに自動的に設定できるものである。
第５図において、インバータ８はインバーター
５の出力に接続されたコンデンサー２１によるイ
ンバーター５の伝搬時間の遅れを取除くために設
けられている。これにより、伝搬時間の遅れをも
たらすことなく電源投入時のラツチ回路の出力の
初期値を０又は１の任意の論理レベルに自動的に
設定できるものである。さらに、このインバータ
８は、出力端子の後に接続される配線（図示せ
ず）に付加される大きな浮遊容量をラツチ回路か
ら電気的に切り離すための作用をしている。一般
にラツチ回路の出力は比較的長い配線を介して次
段の回路に転送されるが、この長い配線には浮遊
容量が存在する。従つて、インバータ８がなけれ
ば、前記の浮遊容量が直接ラツチ回路のインバー
タ５の入力ゲートに影響を及ぼし、それによつて
コンデンサ２１による時定数の微妙なバランスが
乱され、正確なリセツト動作が困難になる。本実
施例ではこれをインバータ８により防止し、コン
デンサ２１が正確に動作するように工夫してい
る。
５の出力に接続されたコンデンサー２１によるイ
ンバーター５の伝搬時間の遅れを取除くために設
けられている。これにより、伝搬時間の遅れをも
たらすことなく電源投入時のラツチ回路の出力の
初期値を０又は１の任意の論理レベルに自動的に
設定できるものである。さらに、このインバータ
８は、出力端子の後に接続される配線（図示せ
ず）に付加される大きな浮遊容量をラツチ回路か
ら電気的に切り離すための作用をしている。一般
にラツチ回路の出力は比較的長い配線を介して次
段の回路に転送されるが、この長い配線には浮遊
容量が存在する。従つて、インバータ８がなけれ
ば、前記の浮遊容量が直接ラツチ回路のインバー
タ５の入力ゲートに影響を及ぼし、それによつて
コンデンサ２１による時定数の微妙なバランスが
乱され、正確なリセツト動作が困難になる。本実
施例ではこれをインバータ８により防止し、コン
デンサ２１が正確に動作するように工夫してい
る。
又、第５図において、インバーター５の伝搬時
間の遅れが問題とならないようなシステム構成に
おいては前述のラツチ回路の出力をインバーター
８の出力ではなく、インバーター５の出力としイ
ンバーター８を削除できることは言うまでもな
い。
間の遅れが問題とならないようなシステム構成に
おいては前述のラツチ回路の出力をインバーター
８の出力ではなく、インバーター５の出力としイ
ンバーター８を削除できることは言うまでもな
い。
さらには、コンデンサー２１をインバーター５
の入力端子側に設けること、インバーター５及び
６の両方に設けることができることは言うまでも
ない。
の入力端子側に設けること、インバーター５及び
６の両方に設けることができることは言うまでも
ない。
以上述べた如く本発明によれば、伝搬時間の遅
れをもたらさずに電源投入時のラツチ回路の出力
の初期値を０又は１の任意の論理レベルに自動的
に設定できるラツチ回路を実現できる。
れをもたらさずに電源投入時のラツチ回路の出力
の初期値を０又は１の任意の論理レベルに自動的
に設定できるラツチ回路を実現できる。
第１図及び第３図は従来の一実施例の回路図、
第２図及び第４はそれぞれ第１図及び第３図の回
路の動作を示すタイミング波形図、第５図は本発
明の一実施例の回路図、第６図は前記の本発明の
一実施例の回路の一部のより詳細な回路図、第７
図は前記の第６図の回路の電圧波形図である。 １，２，５―１，６……１…Ｐチヤンネル形
IG―FET、３，４，５―２，６―２…Ｎチヤン
ネル形IG―FET、５，６，８…インバーター、
７…２入力NORゲート、１１，１２，１３，１
５…入力端子、１４…出力端子、１６…電源端
子、１０…接地端子、２１〜２７…コンデンサ
ー、３５，３６…インバーター入力点、３５…
TG入力点。
第２図及び第４はそれぞれ第１図及び第３図の回
路の動作を示すタイミング波形図、第５図は本発
明の一実施例の回路図、第６図は前記の本発明の
一実施例の回路の一部のより詳細な回路図、第７
図は前記の第６図の回路の電圧波形図である。 １，２，５―１，６……１…Ｐチヤンネル形
IG―FET、３，４，５―２，６―２…Ｎチヤン
ネル形IG―FET、５，６，８…インバーター、
７…２入力NORゲート、１１，１２，１３，１
５…入力端子、１４…出力端子、１６…電源端
子、１０…接地端子、２１〜２７…コンデンサ
ー、３５，３６…インバーター入力点、３５…
TG入力点。
Claims (1)
- １ 入力端と、該入力端からの入力信号をうける
相補型絶縁ゲート電界効果トランジスタからなる
第１のトランフアーゲートと、該第１のトランス
フアーゲートの出力端に入力端が接続された相補
型電界効果トランジスタからなる第１のインバー
タと、該第１のインバータの出力端に入力端が接
続された相補型電界効果トランジスタからなる第
２のインバータと、該第２のインバータの出力端
に入力端が接続され、出力端が前記第１のインバ
ータの入力端に接続された相補型電界効果トラン
ジスタからなる第２のトランフアーゲートと、前
記第２のインバータの入力端と電源の一方の端と
の間に設けられた初期設定用の容量素子と、前記
第１のインバータの入力端に入力端が接続された
相補型電界効果トランジスタからなる第３のイン
バータとを具備し、前記第３のインバータから前
記入力信号に対応する出力信号を取り出すように
したことを特徴とするラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8630980A JPS5711526A (en) | 1980-06-25 | 1980-06-25 | Latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8630980A JPS5711526A (en) | 1980-06-25 | 1980-06-25 | Latch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5711526A JPS5711526A (en) | 1982-01-21 |
| JPH0245373B2 true JPH0245373B2 (ja) | 1990-10-09 |
Family
ID=13883226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8630980A Granted JPS5711526A (en) | 1980-06-25 | 1980-06-25 | Latch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5711526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018029301A (ja) * | 2016-08-19 | 2018-02-22 | 東芝メモリ株式会社 | データラッチ回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (ja) * | 1983-02-18 | 1984-08-31 | Nec Corp | メモリ回路 |
| JP2557411B2 (ja) * | 1986-10-01 | 1996-11-27 | 株式会社東芝 | 半導体集積回路 |
| JP2871087B2 (ja) * | 1990-11-30 | 1999-03-17 | 日本電気株式会社 | フリップフロップ回路 |
| KR101700154B1 (ko) * | 2009-11-20 | 2017-01-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 래치 회로와 회로 |
| US9673786B2 (en) * | 2013-04-12 | 2017-06-06 | Qualcomm Incorporated | Flip-flop with reduced retention voltage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS496379A (ja) * | 1972-05-11 | 1974-01-21 | ||
| JPS54140444A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Ratch circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522357Y2 (ja) * | 1971-06-11 | 1977-01-19 |
-
1980
- 1980-06-25 JP JP8630980A patent/JPS5711526A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS496379A (ja) * | 1972-05-11 | 1974-01-21 | ||
| JPS54140444A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Ratch circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018029301A (ja) * | 2016-08-19 | 2018-02-22 | 東芝メモリ株式会社 | データラッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5711526A (en) | 1982-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4797585A (en) | Pulse generating circuit in a semiconductor integrated circuit and a delay circuit therefor | |
| JP2621993B2 (ja) | フリップフロップ回路 | |
| JP2531267B2 (ja) | チャ―ジポンプ | |
| US4419596A (en) | Power on clear circuit | |
| EP0085436B1 (en) | Buffer circuits | |
| JP3071312B2 (ja) | データアウトバッファ回路 | |
| JPH0245373B2 (ja) | ||
| US5818264A (en) | Dynamic circuit having improved noise immunity and method therefor | |
| JPS6226604B2 (ja) | ||
| JPH1131956A (ja) | リセット信号発生回路 | |
| US4707626A (en) | Internal time-out circuit for CMOS dynamic RAM | |
| JPH098637A (ja) | 半導体装置 | |
| JPS63161720A (ja) | Ｃｍｏｓ論理回路 | |
| JPS6143896B2 (ja) | ||
| JPH035096B2 (ja) | ||
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JP2745697B2 (ja) | 半導体集積回路 | |
| JPH05327465A (ja) | 半導体集積回路 | |
| JP2697691B2 (ja) | スキャンパスを有する半導体集積回路 | |
| JP2996814B2 (ja) | 遷移検出回路 | |
| JPH06140885A (ja) | 半導体集積回路 | |
| JPH05206812A (ja) | パルス信号発生回路 | |
| JPH0231896B2 (ja) | ||
| JPS61157113A (ja) | フリツプフロツプ回路 | |
| JPS6282718A (ja) | パワ−オンリセツト回路 |