JPH035096B2 - - Google Patents
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- JPH035096B2 JPH035096B2 JP56140777A JP14077781A JPH035096B2 JP H035096 B2 JPH035096 B2 JP H035096B2 JP 56140777 A JP56140777 A JP 56140777A JP 14077781 A JP14077781 A JP 14077781A JP H035096 B2 JPH035096 B2 JP H035096B2
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- 238000006243 chemical reaction Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims 2
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路に係り、特にアナ
ログ信号をデイジタル信号に変換するアナログ／
デイジタル変換回路に関する。
ログ信号をデイジタル信号に変換するアナログ／
デイジタル変換回路に関する。
従来、アナログ／デイジタル（Ａ／Ｄ）変換回
路の回路構成について種々の提案がなされている
が、高精度が要求されかつ大面積を占有するラダ
ー抵抗網を必要としたり、高精度の基準電源を必
要としたりするため、いずれも集積回路化の観点
から見ると集積密度あるいはプロセス技術の困難
さの点で問題を生じ、実用化の大きな妨げとなつ
ている。
路の回路構成について種々の提案がなされている
が、高精度が要求されかつ大面積を占有するラダ
ー抵抗網を必要としたり、高精度の基準電源を必
要としたりするため、いずれも集積回路化の観点
から見ると集積密度あるいはプロセス技術の困難
さの点で問題を生じ、実用化の大きな妨げとなつ
ている。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高精度が要求
され且つ大面積を占有するとともにデイジタル回
路とは異なる製造プロセスで形成されるラダー抵
抗網や高精度の基準電源を用いることなく、アナ
ログ入力電圧が基準電圧に対してどれくらいシフ
トしているかを測定可能な構成にすることによ
り、比較的容易なプロセス技術で高集積度が得ら
れ、かつマイクロプロセツサ等のデイジタル回路
と一体化が容易なＡ／Ｄ変換回路を提供すること
である。
もので、その目的とするところは、高精度が要求
され且つ大面積を占有するとともにデイジタル回
路とは異なる製造プロセスで形成されるラダー抵
抗網や高精度の基準電源を用いることなく、アナ
ログ入力電圧が基準電圧に対してどれくらいシフ
トしているかを測定可能な構成にすることによ
り、比較的容易なプロセス技術で高集積度が得ら
れ、かつマイクロプロセツサ等のデイジタル回路
と一体化が容易なＡ／Ｄ変換回路を提供すること
である。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図は、この発明に至る前段階のＡ／Ｄ変換
回路の基本構成を示すもので、入力端Io1、Io2を
有する一致回路１１の一方の入力端Io1に、アナ
ログ信号入力（アナログ入力電圧）INで導通制
御されるトランジスタT1を介してデータストロ
ーブ信号Ａを供給するとともに、他方の入力端
Io2に直接データストローブ信号Ａを供給する。
上記一致回路１１の入力端Io1と接地点との間に
はコンデンサC1が接続され、トランジスタT1と
コンデンサC1とのCR時定数によつてアナログ信
号入力INのレベルに対応した傾きを有する信号
に変換された信号（遅延信号）Ｂを入力端Io1に
供給する。そして、上記一致回路１１から上記デ
ータストローブ信号Ａを遅延した信号Ｂがこの回
路１１のしきい値に達するまでの時間に対応する
パルス幅の信号Ｃを得、この信号Ｃをクロツクパ
ルス信号φとともに論理回路１２に供給する。こ
の論理回路１２は上記一致回路１１の出力信号Ｃ
に対応するクロツクパルスを発生する論理手段と
して働き、この論理回路１２の出力信号Ｄを計数
手段として働くカウンタ１３に供給して計数し、
デイジタル出力OUTを得るようになつている。
回路の基本構成を示すもので、入力端Io1、Io2を
有する一致回路１１の一方の入力端Io1に、アナ
ログ信号入力（アナログ入力電圧）INで導通制
御されるトランジスタT1を介してデータストロ
ーブ信号Ａを供給するとともに、他方の入力端
Io2に直接データストローブ信号Ａを供給する。
上記一致回路１１の入力端Io1と接地点との間に
はコンデンサC1が接続され、トランジスタT1と
コンデンサC1とのCR時定数によつてアナログ信
号入力INのレベルに対応した傾きを有する信号
に変換された信号（遅延信号）Ｂを入力端Io1に
供給する。そして、上記一致回路１１から上記デ
ータストローブ信号Ａを遅延した信号Ｂがこの回
路１１のしきい値に達するまでの時間に対応する
パルス幅の信号Ｃを得、この信号Ｃをクロツクパ
ルス信号φとともに論理回路１２に供給する。こ
の論理回路１２は上記一致回路１１の出力信号Ｃ
に対応するクロツクパルスを発生する論理手段と
して働き、この論理回路１２の出力信号Ｄを計数
手段として働くカウンタ１３に供給して計数し、
デイジタル出力OUTを得るようになつている。
次に、上記のような構成において、第２図ａの
タイミングチヤートを用いて動作を説明する。
今、データストローブ信号Ａがハイレベルになつ
たとすると、一致回路１１の入力端Io2にはこの
データストローブ信号Ａが供給され、入力端Io1
にはトランジスタT1に与えられるアナログ入力
INの値に応じて決まるトランジスタT1のオン抵
抗Ｒと負荷容量C1とで決定されるRC1の時定数の
遅れを持つて立上がる信号Ｂが供給される。この
一致回路１１の出力信号Ｃは、入力端Io2に供給
されるデータストローブ信号Ａの上昇によつてハ
イレベルとなり、遅延信号Ｂの値が入力端Io1に
おける論理しきい値（回路しきい値）VMに達す
るまでこの一致回路１１はハイレベルを保持し、
VMに達するとローレベルとなる矩形波信号とな
る。この矩形波信号Ｃとクロツクパルス信号φと
の論理積を論理回路１２で得ると、データストロ
ーブ信号Ａがハイレベルになつてから、アナログ
信号入力INのレベルに対応して遅延された信号
Ｂの値が一致回路１１の入力端Io1の論理しきい
値VMに達するまでの時間のパルス列Ｄが得られ
る。このパルス列Ｄのパルス数は、アナログ入力
値の関数となつており、このパルス数をカウンタ
１３でカウントすることにより、デイジタル信号
出力OUTが得られる。
タイミングチヤートを用いて動作を説明する。
今、データストローブ信号Ａがハイレベルになつ
たとすると、一致回路１１の入力端Io2にはこの
データストローブ信号Ａが供給され、入力端Io1
にはトランジスタT1に与えられるアナログ入力
INの値に応じて決まるトランジスタT1のオン抵
抗Ｒと負荷容量C1とで決定されるRC1の時定数の
遅れを持つて立上がる信号Ｂが供給される。この
一致回路１１の出力信号Ｃは、入力端Io2に供給
されるデータストローブ信号Ａの上昇によつてハ
イレベルとなり、遅延信号Ｂの値が入力端Io1に
おける論理しきい値（回路しきい値）VMに達す
るまでこの一致回路１１はハイレベルを保持し、
VMに達するとローレベルとなる矩形波信号とな
る。この矩形波信号Ｃとクロツクパルス信号φと
の論理積を論理回路１２で得ると、データストロ
ーブ信号Ａがハイレベルになつてから、アナログ
信号入力INのレベルに対応して遅延された信号
Ｂの値が一致回路１１の入力端Io1の論理しきい
値VMに達するまでの時間のパルス列Ｄが得られ
る。このパルス列Ｄのパルス数は、アナログ入力
値の関数となつており、このパルス数をカウンタ
１３でカウントすることにより、デイジタル信号
出力OUTが得られる。
したがつて、アナログ信号入力INが小さい時
はトランジスタT1の導通抵抗Ｒが大きくなるた
め、第２図ｂに示すように一致回路１１の入力端
Io1の信号Ｂの立ち上がりが緩やかになり、カウ
ンタ１３のカウント値が大きくなる。
はトランジスタT1の導通抵抗Ｒが大きくなるた
め、第２図ｂに示すように一致回路１１の入力端
Io1の信号Ｂの立ち上がりが緩やかになり、カウ
ンタ１３のカウント値が大きくなる。
ところで、上記第２図ａ，ｂにおいて、一致回
路１１の出力する矩形波信号Ｃのパルス幅ｔは、
トランジスタT1のしきい値電圧をVT、アナログ
入力電圧値をVin、データストローブ信号Ａでト
ランジスタT1に与えられる電圧をVoとすると、
第１図に示した一致回路１１の入力端Io1におけ
る電位の変化（データストローブ信号Ａが入力さ
れる前の初期電圧VL、すなわちデータストロー
ブ信号Ａのローレベルに対応する電位から論理し
きい値VMまで変化する時間）に等しいので、
「Vo≧Vin−VT」（五極管モード）の時、 ｔ＝C1／β・VM−VL／（Vio−VT−VM）・（Vio−VT−VL
） ……(1) また、「Vo＜Vin−VT」（三極管モード）の時、 ｔ＝C1／β・１／２（Vio−VT−VO）・ln（2Vi
o−2VT−VO−VM）（VO−VL）／（VO−VM）（2Vio−2VT
−VO−VL）……(2) と表わされる。ここでβは定数である。
路１１の出力する矩形波信号Ｃのパルス幅ｔは、
トランジスタT1のしきい値電圧をVT、アナログ
入力電圧値をVin、データストローブ信号Ａでト
ランジスタT1に与えられる電圧をVoとすると、
第１図に示した一致回路１１の入力端Io1におけ
る電位の変化（データストローブ信号Ａが入力さ
れる前の初期電圧VL、すなわちデータストロー
ブ信号Ａのローレベルに対応する電位から論理し
きい値VMまで変化する時間）に等しいので、
「Vo≧Vin−VT」（五極管モード）の時、 ｔ＝C1／β・VM−VL／（Vio−VT−VM）・（Vio−VT−VL
） ……(1) また、「Vo＜Vin−VT」（三極管モード）の時、 ｔ＝C1／β・１／２（Vio−VT−VO）・ln（2Vi
o−2VT−VO−VM）（VO−VL）／（VO−VM）（2Vio−2VT
−VO−VL）……(2) と表わされる。ここでβは定数である。
以下、第３図を参照して前式(1)、(2)について詳
述する。図示するようにトランジスタTrとコン
デンサＣとが接続され、このコンデンサＣの一端
が接地されている時、トランジスタTrのドレイ
ン側から接地点に向かつて流れる電流ｉは、次式
で表わされる。
述する。図示するようにトランジスタTrとコン
デンサＣとが接続され、このコンデンサＣの一端
が接地されている時、トランジスタTrのドレイ
ン側から接地点に向かつて流れる電流ｉは、次式
で表わされる。
ｉ＝ＣdV／dt ……(3)
ここで、Ｃはコンデンサの容量、Ｖは印加され
る電圧、ｔは時間である。
る電圧、ｔは時間である。
したがつて、トランジスタTrとコンデンサＣ
との接続点の電位VsをV1からV2まで変化させる
のに必要な時間ｔは、上式(3)を変形して積分する
ことにより次の様に表わされる。
との接続点の電位VsをV1からV2まで変化させる
のに必要な時間ｔは、上式(3)を変形して積分する
ことにより次の様に表わされる。
ｔ＝C∫V1 V2dV／ｉ ……(4)
上記電流ｉがMOSトランジスタで供給される
場合、次のように表わされる。
場合、次のように表わされる。
＊五極管動作領域（VD≧VG−VT）の時
ｉ＝β（VG−VT−VS）2 ……(5)
β＝１／２・μeff・εpx／Tpx・Ｗ／Ｌ
＊三極管動作領域（VD＜VG−VT）の時
ｉ＝β（2VG−2VT−VD−VS）（VD−VS） ……(6)
ここで、
VD：ドレイン電圧
VG：ゲート電圧
VS：ソース電圧
VT：しきい値電圧
μeff：キヤリア移動度
Tpx：ゲート絶縁膜厚
εpx：ゲート絶縁膜の誘電率
Ｌ：チヤネル長
Ｗ：チヤネル幅
である。
前式(5)および(6)をそれぞれ動作モードに応じて
(4)式に代入して積分すると下式のようになる。
(4)式に代入して積分すると下式のようになる。
＊五極管モードの時
ｔ＝C∫V1 V2dVS／β（VG−VT−VS）2
＝Ｃ／β［−１／−（VG−VT−VS）］V2 V1
＝Ｃ／β・V2−V1／（VG−VT−V2）（VG−VT−V1）…
…(7) ＊三極管モードの時 ｔ＝C∫V1 V2dVS／β（2VG−2VT−VD−VS）（VD−
VS） ＝Ｃ／β［（１／−VD＋（2VG−2VT−VD））・
ln（2VG−2VT−VD−VS／VD−VS）］V2 V1 ｔ＝Ｃ／β・１／２（VG−VT−VD）・ln（2VG−2
VT−VD−V2）（VD−V1）／（VD−V2）（2VG−2VT−VD−
V1）……(8) 前式(7)、(8)の各記号を前式(1)、(2)の各記号と対
応させて、VG＝Vin、VD＝VO、V1＝VL、V2＝
VM、Ｃ＝C1とおくと、前式(1)、(2)が得られる。
…(7) ＊三極管モードの時 ｔ＝C∫V1 V2dVS／β（2VG−2VT−VD−VS）（VD−
VS） ＝Ｃ／β［（１／−VD＋（2VG−2VT−VD））・
ln（2VG−2VT−VD−VS／VD−VS）］V2 V1 ｔ＝Ｃ／β・１／２（VG−VT−VD）・ln（2VG−2
VT−VD−V2）（VD−V1）／（VD−V2）（2VG−2VT−VD−
V1）……(8) 前式(7)、(8)の各記号を前式(1)、(2)の各記号と対
応させて、VG＝Vin、VD＝VO、V1＝VL、V2＝
VM、Ｃ＝C1とおくと、前式(1)、(2)が得られる。
しかしながら、上記第１図に示したような構成
では、トランジスタT1のゲートに供給されるア
ナログ入力電圧INが最大値の時にも、カウンタ
１３から所定のデイジタル出力OUTが出力され
る。これは一致回路１１の入力端Io1側の信号が
トランジスタT1の導通抵抗の存在により、入力
端Io2側よりも若干遅れ、この期間一致回路１１
から信号が出力されるためである。すなわち、一
致回路１１の出力信号Ｃのパルス幅ｔは、第２図
ａ，ｂで示したようにアナログ信号入力INが大
きい時は短く、小さい時は長いが、トランジスタ
T1の導通抵抗の存在により、アナログ入力INが
最大値の時でもパルスが発生する。上記第１図に
示したＡ／Ｄ変換回路は、アナログ入力電圧が最
小値の時にデイジタル出力が最大となり、アナロ
グ入力電圧が最大値の時にデイジタル出力が最小
となるもので、アナログ入力電圧のレベルとデイ
ジタル出力が逆比例の関係となる。よつて、アナ
ログ入力INが最大値の時には、デイジタル出力
は“０”となるべきであるが、上述したトランジ
スタT1の導通抵抗が“０”とならないことに起
因する上記パルスの発生によつて、デイジタル出
力が“０”とならない。これは、一種のオフセツ
ト電圧であり、デイジタル出力の誤差となる。
では、トランジスタT1のゲートに供給されるア
ナログ入力電圧INが最大値の時にも、カウンタ
１３から所定のデイジタル出力OUTが出力され
る。これは一致回路１１の入力端Io1側の信号が
トランジスタT1の導通抵抗の存在により、入力
端Io2側よりも若干遅れ、この期間一致回路１１
から信号が出力されるためである。すなわち、一
致回路１１の出力信号Ｃのパルス幅ｔは、第２図
ａ，ｂで示したようにアナログ信号入力INが大
きい時は短く、小さい時は長いが、トランジスタ
T1の導通抵抗の存在により、アナログ入力INが
最大値の時でもパルスが発生する。上記第１図に
示したＡ／Ｄ変換回路は、アナログ入力電圧が最
小値の時にデイジタル出力が最大となり、アナロ
グ入力電圧が最大値の時にデイジタル出力が最小
となるもので、アナログ入力電圧のレベルとデイ
ジタル出力が逆比例の関係となる。よつて、アナ
ログ入力INが最大値の時には、デイジタル出力
は“０”となるべきであるが、上述したトランジ
スタT1の導通抵抗が“０”とならないことに起
因する上記パルスの発生によつて、デイジタル出
力が“０”とならない。これは、一種のオフセツ
ト電圧であり、デイジタル出力の誤差となる。
そこでこの発明では、アナログ入力電圧が最大
値の時に、オフセツト電圧による誤差が出力され
ないようにしている。
値の時に、オフセツト電圧による誤差が出力され
ないようにしている。
第４図はこの発明の一実施例に係わるＡ／Ｄ変
換回路を示している。この回路では、アナログ入
力電圧に対応するパルス幅の信号を出力する信号
出力手段（一致回路１１）としてエクスクルーシ
ブオア回路XORを使用している。このエクスク
ルーシブオア回路XORの一方および他方の入力
端Io1、Io2には、データストローブ信号Ａがそれ
ぞれトランジスタT1およびT2を介して供給され
る。上記トランジスタT1のゲートにはアナログ
信号INが供給され、このトランジスタT1とエク
スクルーシブオア回路XORの入力端Io1との間に
コンデンサC1の一端が接続され、このコンデン
サC1の他端は接地される。また、トランジスタ
T2のゲートには電位Vaが供給されて導通設定さ
れる。そして、エクスクルーシブオア回路XOR
の出力信号Ｃはクロツクパルス信号φとともにナ
ンド回路NANDに供給され、このナンド回路
NANDの出力がインバータ回路NOTを介してカ
ウンタ１３に供給されてカウントされる。これに
よつて、アナログ信号がデイジタル信号に変換さ
れる。
換回路を示している。この回路では、アナログ入
力電圧に対応するパルス幅の信号を出力する信号
出力手段（一致回路１１）としてエクスクルーシ
ブオア回路XORを使用している。このエクスク
ルーシブオア回路XORの一方および他方の入力
端Io1、Io2には、データストローブ信号Ａがそれ
ぞれトランジスタT1およびT2を介して供給され
る。上記トランジスタT1のゲートにはアナログ
信号INが供給され、このトランジスタT1とエク
スクルーシブオア回路XORの入力端Io1との間に
コンデンサC1の一端が接続され、このコンデン
サC1の他端は接地される。また、トランジスタ
T2のゲートには電位Vaが供給されて導通設定さ
れる。そして、エクスクルーシブオア回路XOR
の出力信号Ｃはクロツクパルス信号φとともにナ
ンド回路NANDに供給され、このナンド回路
NANDの出力がインバータ回路NOTを介してカ
ウンタ１３に供給されてカウントされる。これに
よつて、アナログ信号がデイジタル信号に変換さ
れる。
このような構成によれば、エクスクルーシブオ
ア回路XORの出力信号Ｃのパルス幅ｔをトラン
ジスタT2のゲート電位Vaにより自由に設定でき
る。アナログ信号入力INが最大の時、エクスク
ルーシブオア回路XORからパルスＣが発生しな
いよううにするためには、第５図に示すように、
入力端Io2に供給されるデータストローブ信号Ａ
を、アナログ入力電圧が最大値の時の入力端Io1
に供給される信号の遅れと一致させるように遅延
させた信号A′（トランジスタT2を遅延素子として
働くようにその導通抵抗を設定して遅延させた信
号）を供給すれば、C′に示すようにパルスは発生
しない。換言すれば、トランジスタT1の導通抵
抗の存在をトランジスタT2の導通抵抗によつて
無視できる。これによつて、上記オフセツト電圧
による誤差をなくし、アナログ入力電圧が最大の
時にはデイジタル出力を“０”にできる。
ア回路XORの出力信号Ｃのパルス幅ｔをトラン
ジスタT2のゲート電位Vaにより自由に設定でき
る。アナログ信号入力INが最大の時、エクスク
ルーシブオア回路XORからパルスＣが発生しな
いよううにするためには、第５図に示すように、
入力端Io2に供給されるデータストローブ信号Ａ
を、アナログ入力電圧が最大値の時の入力端Io1
に供給される信号の遅れと一致させるように遅延
させた信号A′（トランジスタT2を遅延素子として
働くようにその導通抵抗を設定して遅延させた信
号）を供給すれば、C′に示すようにパルスは発生
しない。換言すれば、トランジスタT1の導通抵
抗の存在をトランジスタT2の導通抵抗によつて
無視できる。これによつて、上記オフセツト電圧
による誤差をなくし、アナログ入力電圧が最大の
時にはデイジタル出力を“０”にできる。
上記遅延素子は抵抗でも良いが、トランジスタ
にすることにより可変抵抗とみなされ、データス
トローブ信号Ａの立ち上がり時間をゲートに印加
する電位Vaで自由に設定できるようになる。
にすることにより可変抵抗とみなされ、データス
トローブ信号Ａの立ち上がり時間をゲートに印加
する電位Vaで自由に設定できるようになる。
なお、この発明は上記実施例に限定されるもの
ではなく、種々の変形が可能である。例えば上記
一致回路１１としては、上記第４図に示したよう
なエクスクルーシブオア回路XORではなく、エ
クスクルーシブノア回路を採用しても良い。一致
回路１１としてエクスクルーシブオア回路を採用
する場合には、論理回路１２としてノア回路を用
い、このノア回路の一方の入力端に上記エクスク
ルーシブオア回路の出力信号を供給し、他方の入
力端にクロツクパルス信号φを供給し、その出力
信号をカウンタ１３に供給すれば良い。
ではなく、種々の変形が可能である。例えば上記
一致回路１１としては、上記第４図に示したよう
なエクスクルーシブオア回路XORではなく、エ
クスクルーシブノア回路を採用しても良い。一致
回路１１としてエクスクルーシブオア回路を採用
する場合には、論理回路１２としてノア回路を用
い、このノア回路の一方の入力端に上記エクスク
ルーシブオア回路の出力信号を供給し、他方の入
力端にクロツクパルス信号φを供給し、その出力
信号をカウンタ１３に供給すれば良い。
以上説明したようにこの発明によれば、データ
ストローブ信号をアナログ入力電圧に対応した傾
きを有する信号に変換し、この変換信号のレベル
が一致回路の回路しきい値に達するまでの時間を
検出し、この時間に対応する数のクロツクパルス
信号をカウンタで計数するように構成したので、
比較的容易なプロセス技術で高集積度が得られ、
かつマイクロプロセツサ等のデイジタル回路と一
体化が容易なアナログ／デイジタル変換回路が得
られる。しかも、アナログ入力電圧が最大値の時
に一致回路から信号が出力され、デイジタル出力
が所定のオフセツト値を持つてしまうことをも防
止できる。
ストローブ信号をアナログ入力電圧に対応した傾
きを有する信号に変換し、この変換信号のレベル
が一致回路の回路しきい値に達するまでの時間を
検出し、この時間に対応する数のクロツクパルス
信号をカウンタで計数するように構成したので、
比較的容易なプロセス技術で高集積度が得られ、
かつマイクロプロセツサ等のデイジタル回路と一
体化が容易なアナログ／デイジタル変換回路が得
られる。しかも、アナログ入力電圧が最大値の時
に一致回路から信号が出力され、デイジタル出力
が所定のオフセツト値を持つてしまうことをも防
止できる。
第１図はこの発明に至る前段階のアナログ／デ
イジタル変換回路の基本構成を示す回路図、第２
図は上記第１図の回路における各信号のタイミン
グチヤート、第３図は遅延回路の動作を説明する
ための図、第４図はこの発明の一実施例に係わる
アナログ／デイジタル変換回路の構成例を示す回
路図、第５図は上記第４図の回路における各信号
のタイミングチヤートである。 １１……一致回路（信号出力手段）、１２……
論理回路（論理手段）、１３……カウンタ（計数
手段）、T1，T2……トランジスタ、C1……コンデ
ンサ、Ａ……データストローブ信号、IN……ア
ナログ信号、φ……クロツクパルス信号、OUT
……デイジタル信号、XOR……エクスクルーシ
ブオア回路、NAND……ナンド回路、NOT……
インバータ回路。
イジタル変換回路の基本構成を示す回路図、第２
図は上記第１図の回路における各信号のタイミン
グチヤート、第３図は遅延回路の動作を説明する
ための図、第４図はこの発明の一実施例に係わる
アナログ／デイジタル変換回路の構成例を示す回
路図、第５図は上記第４図の回路における各信号
のタイミングチヤートである。 １１……一致回路（信号出力手段）、１２……
論理回路（論理手段）、１３……カウンタ（計数
手段）、T1，T2……トランジスタ、C1……コンデ
ンサ、Ａ……データストローブ信号、IN……ア
ナログ信号、φ……クロツクパルス信号、OUT
……デイジタル信号、XOR……エクスクルーシ
ブオア回路、NAND……ナンド回路、NOT……
インバータ回路。
Claims (1)
- 【特許請求の範囲】 １ 一端にデータストローブ信号が供給され、ア
ナログ入力電圧で導通制御されるトランジスタ
と、 このトランジスタの他端と接地点間に接続され
るコンデンサと、 上記データストローブ信号を遅延させる遅延手
段と、 それぞれ論理しきい値を有する第１の入力端と
第２の入力端とを有し、上記第１の入力端には上
記トランジスタの他端が接続され、上記第２の入
力端には上記遅延手段で遅延されたデータストロ
ーブ信号が供給され、上記第２の入力端の電位が
論理しきい値を越えてから上記第１の入力端の電
位が論理しきい値を越えるまでの期間のパルス幅
を持つた信号を出力する信号出力手段と、 この信号出力手段から出力される信号とクロツ
クパルス信号とが供給され、上記信号出力手段の
出力信号のパルス幅に対応する数のクロツクパル
ス信号を出力する論理手段と、 この論理手段から出力されるクロツクパルスの
数を計数する計数手段と を具備し、 上記遅延手段により、上記データストローブ信
号を上記アナログ入力電圧が最大値の時の上記信
号出力手段の第１の入力端に供給される信号の遅
延時間分遅らせ、上記計数手段から上記アナログ
入力電圧に対応したデイジタル出力を得ることを
特徴とするアナログ／デイジタル変換回路。 ２ 上記遅延手段は、一端に前記データストロー
ブ信号が供給され、他端が前記信号出力手段の第
２の入力端に接続され、所定の電位で導通される
トランジスタから成り、このトランジスタを遅延
素子として働くように導通抵抗を設定することに
より、前記信号出力手段の第２の入力端に供給さ
れる信号を、アナログ入力電圧が最大値の時の前
記信号出力手段の第１の入力端に供給される信号
の遅延時間分遅らせるものであることを特徴とす
る特許請求の範囲第１項記載のアナログ／デイジ
タル変換回路。 ３ 前記信号出力手段はエクスクルーシブオア回
路から成り、前記論理手段は上記エクスクルーシ
ブオア回路の出力とクロツクパルス信号とが供給
されるナンド回路と、このナンド回路の出力を反
転するインバータ回路とから成ることを特徴とす
る特許請求の範囲第１項または第２項いずれかに
記載のアナログ／デイジタル変換回路。 ４ 前記信号出力手段はエクスクルーシブノア回
路から成り、前記論理手段は上記エクスクルーシ
ブノア回路の出力とクロツクパルス信号とが供給
されるノア回路から成ることを特徴とする特許請
求の範囲第１項または第２項いずれかに記載のア
ナログ／デイジタル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140777A JPS5842317A (ja) | 1981-09-07 | 1981-09-07 | アナログ／ディジタル変換回路 |
| US06/414,912 US4635037A (en) | 1981-09-07 | 1982-09-03 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140777A JPS5842317A (ja) | 1981-09-07 | 1981-09-07 | アナログ／ディジタル変換回路 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3677188A Division JPS63232527A (ja) | 1988-02-19 | 1988-02-19 | アナログ／ディジタル変換回路 |
| JP23053890A Division JPH03113917A (ja) | 1990-09-03 | 1990-09-03 | アナログ／ディジタル変換回路 |
| JP23053990A Division JPH03113918A (ja) | 1990-09-03 | 1990-09-03 | アナログ／ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5842317A JPS5842317A (ja) | 1983-03-11 |
| JPH035096B2 true JPH035096B2 (ja) | 1991-01-24 |
Family
ID=15276501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140777A Granted JPS5842317A (ja) | 1981-09-07 | 1981-09-07 | アナログ／ディジタル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635037A (ja) |
| JP (1) | JPS5842317A (ja) |
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|---|---|---|---|---|
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| US6225936B1 (en) * | 1999-06-04 | 2001-05-01 | Trw Inc. | Direct digital downconverter and method for converting an analog signal to a digital signal |
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Family Cites Families (7)
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|---|---|---|---|---|
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-
1981
- 1981-09-07 JP JP56140777A patent/JPS5842317A/ja active Granted
-
1982
- 1982-09-03 US US06/414,912 patent/US4635037A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS5842317A (ja) | 1983-03-11 |
| US4635037A (en) | 1987-01-06 |
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