JPS5842317A - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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- JPS5842317A JPS5842317A JP56140777A JP14077781A JPS5842317A JP S5842317 A JPS5842317 A JP S5842317A JP 56140777 A JP56140777 A JP 56140777A JP 14077781 A JP14077781 A JP 14077781A JP S5842317 A JPS5842317 A JP S5842317A
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- signal
- analog
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路に％！＞、４１１にアナロ
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路に関する。
グ信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路に関する。
従来、アナログ／ディジタル（Ａ／Ｄ ）変換回路の回
路構成について種々の提案がなされているが、高精度が
要求されかつ大面積を占有するラダー抵抗網を必要とし
九勺、高精度の基準電源を必要としたシするため、ｈず
れも集積回路化の観点から見ると集積密度あるいはプロ
セス技術の困難さの点で問題を生じ、実用化の太きた妨
げとなっている。
路構成について種々の提案がなされているが、高精度が
要求されかつ大面積を占有するラダー抵抗網を必要とし
九勺、高精度の基準電源を必要としたシするため、ｈず
れも集積回路化の観点から見ると集積密度あるいはプロ
セス技術の困難さの点で問題を生じ、実用化の太きた妨
げとなっている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、比較的容易なプロセス技術で
高集積度が得られ、かつマイクロプロセッサ等のディジ
タル回路と一体化が容易なに勺変換回路を提供すること
である。。
その目的とするところは、比較的容易なプロセス技術で
高集積度が得られ、かつマイクロプロセッサ等のディジ
タル回路と一体化が容易なに勺変換回路を提供すること
である。。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図は、その基本構成を示すもので、入力端Ｉ 、
Ｉ を有する一致回路１１の一方の入ｎ１
ｎ２ 万端１１に、データストローブ信号Ａを、遅延回路を構
成しアナログ信号入力ＩＮで導通制御されるトランジス
タＴｚ を介して供給するとともに、他方の入力端Ｉｎ
２にデータストローブ信号Ａを供給する。上記一致回路
の入力端ｌ、と接地・点との関に呟コンデンサＣ１が接
続され、トランジスタＴＩとコンデンサＣ１とのＲｅ時
定数によって遅延された遅延信号Ｂを入力端Ｉｎ１に供
給して遅延手段とする。そして、上記一致回路１１によ
ってデータストローブ信号Ａの遅れを比較検出し、その
出力信号Ｃをクロ、り・譬ルス信号φとともに論理回路
１ｚｙｒ−供給する。
Ｉ を有する一致回路１１の一方の入ｎ１
ｎ２ 万端１１に、データストローブ信号Ａを、遅延回路を構
成しアナログ信号入力ＩＮで導通制御されるトランジス
タＴｚ を介して供給するとともに、他方の入力端Ｉｎ
２にデータストローブ信号Ａを供給する。上記一致回路
の入力端ｌ、と接地・点との関に呟コンデンサＣ１が接
続され、トランジスタＴＩとコンデンサＣ１とのＲｅ時
定数によって遅延された遅延信号Ｂを入力端Ｉｎ１に供
給して遅延手段とする。そして、上記一致回路１１によ
ってデータストローブ信号Ａの遅れを比較検出し、その
出力信号Ｃをクロ、り・譬ルス信号φとともに論理回路
１ｚｙｒ−供給する。
この論理回路１２は上記一致回路１１の出方信号Ｃに対
応するクロ、クツ譬ルスを発生スる論理手段として働き
、この論理回路１２の出方信号りを計数手段として働く
カウンタＪＪＫ供給して計数し、ディジタル出力０ＵＴ
ｔ得るようＫして成る。
応するクロ、クツ譬ルスを発生スる論理手段として働き
、この論理回路１２の出方信号りを計数手段として働く
カウンタＪＪＫ供給して計数し、ディジタル出力０ＵＴ
ｔ得るようＫして成る。
次に、上記のような構成において、第２図（、）のタイ
ミングチャートを用いて動作を説明すゐ。
ミングチャートを用いて動作を説明すゐ。
今、データストロ−！信号人がハイレベルになっ九とす
ると、−散回路１１の入力端’ｍｔ Ｋはこのデータス
トロ−！信号Ａが供給され、入力端■ゎ、 Ｋｕ ）ラ
ンジスタＴ１に与えられるアナログ入力ＩＮの値に応じ
て決まるトランジスタＴ、のオン抵抗Ｒと付加容量ＣＩ
とで決定されるＲＣＩの時定数の遅れを持って立上る信
号Ｂが供給される。この一致回路１１の出方信号Ｃは、
入力端Ｉ、２に供給されるデータストローブ信号Ａの上
昇によってハイレベルとなシ、達観信号Ｂの値が入力端
Ｉｆｌ、 Ｋおける論理しきい値■Ｍに達するまでこの
一致回路１１は不一致を検出してハイレベルを保持し、
ｖＭＫｓするとローレベルになる矩形波信号となる２、
この矩形波信号Ｃとクロックツ譬ルス信号φとの論理積
を論理回路１２で得ると、データストローブ信号Ａがハ
イレベルになりてから、アナログ信号入力ＩＮのレベル
に対応して遅延された信号Ｂの値が一致回路Ｈの入力端
−１の論理しきい値ＶＭＫ達するまでの時間の／４ルス
列りが得られ、る。この・ダルス列りのΔルス数はアナ
誼グ入方僅の関数となっており、・このノ譬ルス数をカ
ウンター３でカウントすることＫより、ディジタル信号
出カ“＼ ＯＵＴが得られる。
ると、−散回路１１の入力端’ｍｔ Ｋはこのデータス
トロ−！信号Ａが供給され、入力端■ゎ、 Ｋｕ ）ラ
ンジスタＴ１に与えられるアナログ入力ＩＮの値に応じ
て決まるトランジスタＴ、のオン抵抗Ｒと付加容量ＣＩ
とで決定されるＲＣＩの時定数の遅れを持って立上る信
号Ｂが供給される。この一致回路１１の出方信号Ｃは、
入力端Ｉ、２に供給されるデータストローブ信号Ａの上
昇によってハイレベルとなシ、達観信号Ｂの値が入力端
Ｉｆｌ、 Ｋおける論理しきい値■Ｍに達するまでこの
一致回路１１は不一致を検出してハイレベルを保持し、
ｖＭＫｓするとローレベルになる矩形波信号となる２、
この矩形波信号Ｃとクロックツ譬ルス信号φとの論理積
を論理回路１２で得ると、データストローブ信号Ａがハ
イレベルになりてから、アナログ信号入力ＩＮのレベル
に対応して遅延された信号Ｂの値が一致回路Ｈの入力端
−１の論理しきい値ＶＭＫ達するまでの時間の／４ルス
列りが得られ、る。この・ダルス列りのΔルス数はアナ
誼グ入方僅の関数となっており、・このノ譬ルス数をカ
ウンター３でカウントすることＫより、ディジタル信号
出カ“＼ ＯＵＴが得られる。
したがって、アナログ信号入力ＩＮが小さい時はトラン
ジスタＴＩの導′通抵抗Ｒが大きくなるため、第２図（
ｂ） Ｋ示すように一致回路１ノの入力端■ の信号Ｂ
の立ち上がりが緩やかＫな１ す、カウンター３０カウント値が大きくなる。
ジスタＴＩの導′通抵抗Ｒが大きくなるため、第２図（
ｂ） Ｋ示すように一致回路１ノの入力端■ の信号Ｂ
の立ち上がりが緩やかＫな１ す、カウンター３０カウント値が大きくなる。
ところで、上記第２図（ａ） 、 （ｂ） において、
Ｃで示される一致回路ノーの出力する矩形波信号Ｃの・
ダルス幅ｔけ、トランジスタＴｒのしきい値電圧を■７
．アナログ入力電圧値をｖ７．データストロ−！信号人
でトランジスタＴｚに与えられる電圧を■とすると、第
１図に示した一致回路ノーの入力端へ、における電位の
変化（データストローブ信号人が入力される前の初期電
圧Ｖ。
Ｃで示される一致回路ノーの出力する矩形波信号Ｃの・
ダルス幅ｔけ、トランジスタＴｒのしきい値電圧を■７
．アナログ入力電圧値をｖ７．データストロ−！信号人
でトランジスタＴｚに与えられる電圧を■とすると、第
１図に示した一致回路ノーの入力端へ、における電位の
変化（データストローブ信号人が入力される前の初期電
圧Ｖ。
から論理し！ｈ値ｖＭｔで変化する時間）に等しいので
、ｒ ｖ０≧ｖｉａ’ｙＪ（五極管モード）の時、 また、”ｏ 〈ｖＩｎ −ｖｔ Ｊ （三極管モーｒ）
の時、 と表わされる。ここでβは定数である。
、ｒ ｖ０≧ｖｉａ’ｙＪ（五極管モード）の時、 また、”ｏ 〈ｖＩｎ −ｖｔ Ｊ （三極管モーｒ）
の時、 と表わされる。ここでβは定数である。
以下、第３図を参照して曲成（１） 、 （２） Ｋつ
いて詳述する。図示するようにトランジスタ丁ｒとコン
デンサＣとが直列接続され、このコンデンサＣの一端が
接地されている時、トランジスタＴｒのドレイン側から
接地点に向って流れる電流イは次式で表わされる。
いて詳述する。図示するようにトランジスタ丁ｒとコン
デンサＣとが直列接続され、このコンデンサＣの一端が
接地されている時、トランジスタＴｒのドレイン側から
接地点に向って流れる電流イは次式で表わされる。
Ｖ
４＝Ｃ−・・・・・・・・・・・・・・・（３）ｔ
ここで、Ｃはコンデンサの容量、Ｖは印加される電圧、
ｔは時間である。
ｔは時間である。
したがって、トランジスタＴｒとコンデンサＣとの接続
点の電位ｖｌをｖｌからＶｓ １１で変化させるのに必
要な時間ｔは上式（３）を変形して積分することＫよｐ
次の様に表わされる。
点の電位ｖｌをｖｌからＶｓ １１で変化させるのに必
要な時間ｔは上式（３）を変形して積分することＫよｐ
次の様に表わされる。
上記電流（がＭＯＢ ）ランジスタで供給される場合、
次のように表わされる。
次のように表わされる。
ｏ五極管動作領域（ｖ、≧ｖ、−ｖ、ｒ）Ｏ時ｉ＝β（
ｖａ ’ｒ ’ｍ ） ２−−・−−（５）〇三極
管動作領域（ｖＤ＜ ｖ、−ｖＴ）の時ｉ＝β（２Ｖｏ
−２Ｖ、−Ｖ、−Ｖ、ＸＶＤ−Ｖ、） ・”・−・・
曲（６）ここで、 ■Ｄ： ドレイン電圧 ■。＝デート電圧 ｖ８二ンース電圧 ■、ニジきい値電圧 μ。１．：キャリア移動度 Ｔｏ！： ’ｙ’ ）絶縁膜厚 ’ｏｘ：ｆ ）絶縁膜の誘電率 Ｌ ：チャネル長 Ｗ ：チャネル幅 である。
ｖａ ’ｒ ’ｍ ） ２−−・−−（５）〇三極
管動作領域（ｖＤ＜ ｖ、−ｖＴ）の時ｉ＝β（２Ｖｏ
−２Ｖ、−Ｖ、−Ｖ、ＸＶＤ−Ｖ、） ・”・−・・
曲（６）ここで、 ■Ｄ： ドレイン電圧 ■。＝デート電圧 ｖ８二ンース電圧 ■、ニジきい値電圧 μ。１．：キャリア移動度 Ｔｏ！： ’ｙ’ ）絶縁膜厚 ’ｏｘ：ｆ ）絶縁膜の誘電率 Ｌ ：チャネル長 Ｗ ：チャネル幅 である。
曲成（５）および（６）をそれぞれ動作長−ドに応じて
（４）弐に代入して積分すると下式のようＫなる。。
（４）弐に代入して積分すると下式のようＫなる。。
〇五極管モードの時
０三極管モードの時
曲成（７） 、 （８）の各記号を曲成（１） 、 （
２）の各°記号と対応させて、ｖ、 ＝ｖ、ｎｅ ｖＤ
＝ｖ、ｔ Ｖ１＝ＶＬ。
２）の各°記号と対応させて、ｖ、 ＝ｖ、ｎｅ ｖＤ
＝ｖ、ｔ Ｖ１＝ＶＬ。
ｖ、＝ｖ、ｔｃ＝ｃ＊とおくと、曲成（１） 、 （２
）が得られる。
）が得られる。
第４図は上記第１図の回路の具体的な構成例を示すもの
で、一致回路としてエクスクル−ジグオフ回路ＸＯＲを
使用している。このエクスクル−シブオア回路ＸＯＨの
一方および他方の入力端１．ＩＫは、データストローゾ
信号Ａがｎｌ 、２ それぞれトランジスタＴ＋および７重を介して供給され
る。上記トランジスタＴ１のＰ−）Ｋはアナログ信号Ｉ
Ｎが供給され、このトラン・ゾスタＴ重とエクスクル−
シブオア回路ＸＯＲの入力漕Ｉｎ、との間にコンデンサ
ＣＩの一端が接続され、このコンデンサＣＩの他端は接
地される、。
で、一致回路としてエクスクル−ジグオフ回路ＸＯＲを
使用している。このエクスクル−シブオア回路ＸＯＨの
一方および他方の入力端１．ＩＫは、データストローゾ
信号Ａがｎｌ 、２ それぞれトランジスタＴ＋および７重を介して供給され
る。上記トランジスタＴ１のＰ−）Ｋはアナログ信号Ｉ
Ｎが供給され、このトラン・ゾスタＴ重とエクスクル−
シブオア回路ＸＯＲの入力漕Ｉｎ、との間にコンデンサ
ＣＩの一端が接続され、このコンデンサＣＩの他端は接
地される、。
また、トランジスタＴ、のダートには電位Ｖ、が供給さ
れて導通設定される３、そして、エクスクル−シブオア
回路ＸＯＨの出力信号Ｃはクロ、クノルス信号φとと本
にナンド回路ＮＡＮＤＫ供給され、このナンド回路ＮＡ
ＮＤの出力がインバータ回路ＮＯＴを介してカウンタ１
３！ＩＣ供給され、アナログ信号がディジタル信号に変
換される。
れて導通設定される３、そして、エクスクル−シブオア
回路ＸＯＨの出力信号Ｃはクロ、クノルス信号φとと本
にナンド回路ＮＡＮＤＫ供給され、このナンド回路ＮＡ
ＮＤの出力がインバータ回路ＮＯＴを介してカウンタ１
３！ＩＣ供給され、アナログ信号がディジタル信号に変
換される。
このような構成によれば、エクスクル−シブオア回路Ｘ
ＯＲの出力信号Ｃの／中ルス幅ｔをトランジスタＴ２の
ｆ−ト電位ｖ１によシ自由に設定できる。また、エクス
クル−シブオア回路ＸＯＨの出力信号Ｃのノタルス幅ｔ
は、第２図（１） 、 （ｂ＞で示したようにアナログ
信号入力ＩＮが大きい時は短かく、小さい時は長いが、
アナログ信号入力ＩＮが最大の時でもΔルスが発生する
。これは、入力端■ｎ２の信号の立ち上がりが急峻であ
るのに対し、入力端■。、の立ち上がりは、遅延回路を
介すために必ず若干の遅れを伴うからである。そこでア
ナログ信号入力ＩＮが最大の時、エクスクルーシブオア
回路ＸＯＲカラ”ルスＣが発生しないようにするためＫ
は、第５図に示すように、入力端Ｉｎ２に供、給される
データストローブ信号Ａを、アナログ入力が最大の時の
入力端Ｉｎ、に供給される信号の遅れと一致させるよう
に、）ランジスタテ富を遅延素子として働くようにその
導通抵抗を設定して遅延させた信号Ａ′を供給すればＣ
’ＩＣ示すように・奢ルスは発生しない。
ＯＲの出力信号Ｃの／中ルス幅ｔをトランジスタＴ２の
ｆ−ト電位ｖ１によシ自由に設定できる。また、エクス
クル−シブオア回路ＸＯＨの出力信号Ｃのノタルス幅ｔ
は、第２図（１） 、 （ｂ＞で示したようにアナログ
信号入力ＩＮが大きい時は短かく、小さい時は長いが、
アナログ信号入力ＩＮが最大の時でもΔルスが発生する
。これは、入力端■ｎ２の信号の立ち上がりが急峻であ
るのに対し、入力端■。、の立ち上がりは、遅延回路を
介すために必ず若干の遅れを伴うからである。そこでア
ナログ信号入力ＩＮが最大の時、エクスクルーシブオア
回路ＸＯＲカラ”ルスＣが発生しないようにするためＫ
は、第５図に示すように、入力端Ｉｎ２に供、給される
データストローブ信号Ａを、アナログ入力が最大の時の
入力端Ｉｎ、に供給される信号の遅れと一致させるよう
に、）ランジスタテ富を遅延素子として働くようにその
導通抵抗を設定して遅延させた信号Ａ′を供給すればＣ
’ＩＣ示すように・奢ルスは発生しない。
なお、遅延素子は抵抗でも良いが、トランジスタにする
ことＫより可変抵抗とみなされ、データストローブ信号
Ａの立ち上がり時間をｙ −トに印加する電位ｖ１で自
由に設定できるようＫなる。
ことＫより可変抵抗とみなされ、データストローブ信号
Ａの立ち上がり時間をｙ −トに印加する電位ｖ１で自
由に設定できるようＫなる。
第６図は他の構成例を示すもので、この回路では一致回
路１１としてエクスクル−シブノア回路ＸＮＯＲを使用
し、その入力端Ｉｎ、 ｌ Ｉゎ、側圧波形整形用のイ
ンバータ回路ＮＯＴ 鵞、 ＮＯＴ ｓおよびＮＯＴ
４ 、 ＮＯＴ ｔｔを設けたものである。そして、
エクスクルーシブノア回路ＸＮＯＨの出力信号Ｃはクロ
、り・９ルス信号φとともにノア回路ＮＯＨに供給され
、このノア回路ＮＯＨの出力りが次段のカウンタ１３に
供給されるよう圧して成る。
路１１としてエクスクル−シブノア回路ＸＮＯＲを使用
し、その入力端Ｉｎ、 ｌ Ｉゎ、側圧波形整形用のイ
ンバータ回路ＮＯＴ 鵞、 ＮＯＴ ｓおよびＮＯＴ
４ 、 ＮＯＴ ｔｔを設けたものである。そして、
エクスクルーシブノア回路ＸＮＯＨの出力信号Ｃはクロ
、り・９ルス信号φとともにノア回路ＮＯＨに供給され
、このノア回路ＮＯＨの出力りが次段のカウンタ１３に
供給されるよう圧して成る。
このような構成によれば、トランジスタＴ璽を介して供
給されるデータストロ−！信号人の波形整形が行なえる
とともＫ、インバータ回路ＮＯＴ ＊の論理しきい値ｖ
Ｍを下げ、インバータ回路ＮＯＴ 、のｖＭを上げると
とＫより上記第４図の回路と同様にアナログ信号入力Ｉ
Ｎが最大値の時一致回路（エクスクルーシブノア回路Ｘ
ＮＯＲ）から・ダルスを発生させないようＫできる。
給されるデータストロ−！信号人の波形整形が行なえる
とともＫ、インバータ回路ＮＯＴ ＊の論理しきい値ｖ
Ｍを下げ、インバータ回路ＮＯＴ 、のｖＭを上げると
とＫより上記第４図の回路と同様にアナログ信号入力Ｉ
Ｎが最大値の時一致回路（エクスクルーシブノア回路Ｘ
ＮＯＲ）から・ダルスを発生させないようＫできる。
第７図は他の構成例を示すもので、この回路においては
、データストローブ信号ムを遅延させるための遅延手段
として複数のコンデンサＣＩ。
、データストローブ信号ムを遅延させるための遅延手段
として複数のコンデンサＣＩ。
Ｃ３およびトランジスタスイッチＴｌｅＴ４を設け、こ
のトランゾスタスイ、チＴ、＃Ｔ、のｆ−）Ｋ制御信号
Ｓｔ−８ｍを供給して導通制御することにより上記コン
デンサＣｓ 、Ｃ＊を選択して容量を変え、時定数を
変化させるようにするとともに、カウンタ１３の出力を
減算回路１４に供給し、メモＩＪ Ｊ ５ Ｋ記憶され
ている最小ノタルス幅に相当するカウンタ１３の出力数
を引いた出力をディノタル出力ＯＵＴとして得るようＫ
したものである。
のトランゾスタスイ、チＴ、＃Ｔ、のｆ−）Ｋ制御信号
Ｓｔ−８ｍを供給して導通制御することにより上記コン
デンサＣｓ 、Ｃ＊を選択して容量を変え、時定数を
変化させるようにするとともに、カウンタ１３の出力を
減算回路１４に供給し、メモＩＪ Ｊ ５ Ｋ記憶され
ている最小ノタルス幅に相当するカウンタ１３の出力数
を引いた出力をディノタル出力ＯＵＴとして得るようＫ
したものである。
このような構成によれば、エクスクル−ジブオフ回路Ｘ
ＯＲの入力端工。、とコンデンサＣＩ＋Ｃ２の一端との
間に接続されるスイッチングトランジスタ’ｒ、、’ｒ
、の導通あるいは非導通状態により負荷容量を可変でき
るので、エクスクル−ジブオフ回路ＸＯＲの出力Ｃのノ
９ルス幅を任意に設定制御できる。また、アナログ入力
信号ＩＮが最大値の時、エクスクルーシブオア回路ＸＯ
Ｒの出力ＣＫ発生する最小・譬ルス幅に対応するクロ、
り・９ルスφの数をメモリ１５に記憶しておき、減算回
路１４によってカウンタ１３のカウント値から減算する
ことにより、アナログ入力が最大の時カウンタ１３の出
力を１０」Ｋすることができる。
ＯＲの入力端工。、とコンデンサＣＩ＋Ｃ２の一端との
間に接続されるスイッチングトランジスタ’ｒ、、’ｒ
、の導通あるいは非導通状態により負荷容量を可変でき
るので、エクスクル−ジブオフ回路ＸＯＲの出力Ｃのノ
９ルス幅を任意に設定制御できる。また、アナログ入力
信号ＩＮが最大値の時、エクスクルーシブオア回路ＸＯ
Ｒの出力ＣＫ発生する最小・譬ルス幅に対応するクロ、
り・９ルスφの数をメモリ１５に記憶しておき、減算回
路１４によってカウンタ１３のカウント値から減算する
ことにより、アナログ入力が最大の時カウンタ１３の出
力を１０」Ｋすることができる。
第８図は、他の実施例を示すものでアナログ入力が差動
入力で与えられる場合にこの発明を適応したもので、第
１図と同一構成部は同じ符号を付してその説明は省略す
る。すなわち、−数回路１１の入力端Ｉ１．−２にそれ
ぞれトランジスタＴ＋ およびコンデンサＣＩから成る
第１の遅延回路と、トランジスタＴ、およびコンデンサ
Ｃ１から成る第２の遅延回路とを設けて遅延手段とした
本ので、アナログ信号入力ＩＮＩ 。
入力で与えられる場合にこの発明を適応したもので、第
１図と同一構成部は同じ符号を付してその説明は省略す
る。すなわち、−数回路１１の入力端Ｉ１．−２にそれ
ぞれトランジスタＴ＋ およびコンデンサＣＩから成る
第１の遅延回路と、トランジスタＴ、およびコンデンサ
Ｃ１から成る第２の遅延回路とを設けて遅延手段とした
本ので、アナログ信号入力ＩＮＩ 。
ＩＮ、の値が異なると、この信号入力ＩＮ＠ 。
ＩＮ、の差に対応した幅の矩形波信号Ｃが得られる。
このような構成によれば、アナログ信号が差動入力で与
えられる場合に４Ａ／Ｄ変換が行なえる。。
えられる場合に４Ａ／Ｄ変換が行なえる。。
なお、この発明は上記各実施例に限定されるものではな
く、種々の変形が可能であシ、例えばアナログ信号入力
が最大の時、−数回路から出力される／マルスを発生し
ないようＫするためには、−数回路の論理しきい値電圧
ｖＭを異なって設定しても良い。その場合は、エクスク
ル−シブオア回路は第９図（１）Ｋ示すように構成され
ろ１、この論理回路を具体的に示すと第９図（ｂ） Ｋ
示すようＫなる。ζこでトランジスタＴ・ 。
く、種々の変形が可能であシ、例えばアナログ信号入力
が最大の時、−数回路から出力される／マルスを発生し
ないようＫするためには、−数回路の論理しきい値電圧
ｖＭを異なって設定しても良い。その場合は、エクスク
ル−シブオア回路は第９図（１）Ｋ示すように構成され
ろ１、この論理回路を具体的に示すと第９図（ｂ） Ｋ
示すようＫなる。ζこでトランジスタＴ・ 。
Ｔｙ、Ｔ＠は（、）図のノア回路Ｎ０Ｒｓ Ｋ、 ）
う／ジスタＴ＠ｅＴ１６はアンド回路ＡＮＤＫ、）ラン
ジスタＴｌｌ ｒ Ｔｔ＊ Ｉ Ｔ・はノア回路Ｎ
ＯＲ１にそれぞれ対応している。今、トランジスタＴ８
のチャネル幅を小さく設定し、トランジスタＴｙのチャ
ネル幅を大きく設定すれば、入力端Ｉ、、 ＠の論理し
きい値ｖＭ、を高く設定し、Ｉｎ２側の論理しきい値ｖ
Ｍ２を低く設定できる。
う／ジスタＴ＠ｅＴ１６はアンド回路ＡＮＤＫ、）ラン
ジスタＴｌｌ ｒ Ｔｔ＊ Ｉ Ｔ・はノア回路Ｎ
ＯＲ１にそれぞれ対応している。今、トランジスタＴ８
のチャネル幅を小さく設定し、トランジスタＴｙのチャ
ネル幅を大きく設定すれば、入力端Ｉ、、 ＠の論理し
きい値ｖＭ、を高く設定し、Ｉｎ２側の論理しきい値ｖ
Ｍ２を低く設定できる。
したがって、上記トランジスタＴ・ ＋Ｔｙのチャネル
幅を適宜設定するととくよシ、第１０図に示すように１
アナログ入力が最大値の時にエクスクル−シブオア回路
からノヤルスを発生しないようＫできる。
幅を適宜設定するととくよシ、第１０図に示すように１
アナログ入力が最大値の時にエクスクル−シブオア回路
からノヤルスを発生しないようＫできる。
以上説明したようにこの発明によれば、データストロ−
ｆ信号をアナログ人力に対応して遅延させ、このデータ
ストロ−！信号の遅れヲ一致回路によって検出し、この
遅れ要時間に対応するクロック・マルスをカウンタで計
数するように構成したので、比較的害鳥なプロセス技術
で高集積度が得られ、かつマイクログロセ、す等のディ
ノタル回路と一体化が容易なアナログ／ディフタル変換
回路が得られる。
ｆ信号をアナログ人力に対応して遅延させ、このデータ
ストロ−！信号の遅れヲ一致回路によって検出し、この
遅れ要時間に対応するクロック・マルスをカウンタで計
数するように構成したので、比較的害鳥なプロセス技術
で高集積度が得られ、かつマイクログロセ、す等のディ
ノタル回路と一体化が容易なアナログ／ディフタル変換
回路が得られる。
第１図はこの発明の一実施例に係るアナログ信号（ジタ
ル変換回路の基本構成を示す回路図、第２図は上記第１
図の回路における各信号のタイミングチャート、第３図
は遅延回路の動作を説明するための図、第４図は第１図
の回路の異体的な構成例を示す回路図、第５図は上記第
４図の回路の各信号のタイミングチャート、第６図、第
７図はそれぞれ上記第４図の回路の変形構成例を示す回
路図、第８図はこの発明の他の実施例を示す回路図、第
９図、第１０図はこの発明の他の実施例を説明するため
のエクスクル−シブオア回路およびこの回路の各信号の
タイミングチャートである。 １１・・・−数回路、１２・・・論理回路（論理手段）
、１３・・・カウンタ（計数手段）、Ｔ１〜Ｔ１ｍ・・
・トランジスタ、Ｃｓ 〜Ｃ８・・・コンデンサ、Ａ・
・・データストローゾ信号、ＩＮ・・・アナログ信号、
φ・・・クロックツ臂ルス信号、ＯＵＴ・・・デ（ゾタ
ル信号、ＸＯＲ・・・エクスクル−ジグオフ回路、ＮＡ
ＮＤ・・・ナンド回路、ＮＯＴ・・・インバータ回路、
ＸＮＯＲ・・・エクスクル−シブノア回路、ＮＯＲ・・
・ノア回路。 出願人代理人 弁理士 鈴 江 武 彦く の
０ ′＆ ０
ル変換回路の基本構成を示す回路図、第２図は上記第１
図の回路における各信号のタイミングチャート、第３図
は遅延回路の動作を説明するための図、第４図は第１図
の回路の異体的な構成例を示す回路図、第５図は上記第
４図の回路の各信号のタイミングチャート、第６図、第
７図はそれぞれ上記第４図の回路の変形構成例を示す回
路図、第８図はこの発明の他の実施例を示す回路図、第
９図、第１０図はこの発明の他の実施例を説明するため
のエクスクル−シブオア回路およびこの回路の各信号の
タイミングチャートである。 １１・・・−数回路、１２・・・論理回路（論理手段）
、１３・・・カウンタ（計数手段）、Ｔ１〜Ｔ１ｍ・・
・トランジスタ、Ｃｓ 〜Ｃ８・・・コンデンサ、Ａ・
・・データストローゾ信号、ＩＮ・・・アナログ信号、
φ・・・クロックツ臂ルス信号、ＯＵＴ・・・デ（ゾタ
ル信号、ＸＯＲ・・・エクスクル−ジグオフ回路、ＮＡ
ＮＤ・・・ナンド回路、ＮＯＴ・・・インバータ回路、
ＸＮＯＲ・・・エクスクル−シブノア回路、ＮＯＲ・・
・ノア回路。 出願人代理人 弁理士 鈴 江 武 彦く の
０ ′＆ ０
Claims (5)
- （１）データストローブ信号をアナログ入力に対応して
遅延させる遅延手段と、アナ田ダ入力によるデータスト
ローブ信号の遅れを検出する一致回路と、この一致回路
の出力するアナログ人力に対応したｌ譬ルス幅の信号と
り０．り／臂ルス信号とが供給され一致回路の出力信号
に対応し九クロ、クツ臂ルスを出力する論理手段と、上
記論理手段により出力される信号を計数する計数手段と
を具備することを特徴とするアナログ／ディジタル変換
回路。 - （２） 上記遅延手段は、データス）ａ−プ信号が楓
給されアナログ入力で導通制御されるトランジスタと、
このトランジスタと接地点間に接続されるコンデンサと
から成シ、上記一致回路の一方の入力端に上記トランジ
スタよシ出力された遅延信号を供給するとと−に他方の
入力端にデータストローブ信号を供給するように構成し
たことを特徴とする特許請求の範囲第１項記載のアナロ
グ／ディジタル変換回路、。 - （３）上記遅延手段は、データストローブ信号が供給さ
れそれぞれ第１．第２のアナログ入力で導通制御される
第１．第２のトランジスタと、このトランジスタと接地
点間にそれぞれ接続される第１．第２のコンデンサとか
ら成り、上記一致回路の一方の入力端に上記第１のトラ
ンジスタおよびコンデンサによって遅延されたデータス
トロ−！信号を供給するとともに他方の入力端に上記第
２のトランジスタおよびコンデンサによって遅延された
データストローブ信号を供給するように構成したことを
特徴とする特許請求の範囲第１項記載のアナログ／ディ
ジタル変換回路。 - （４）上記一致回路はエクスクルーシゾオア回路から成
り、上記論理手段はエクスクルーシゾオア回路の出力と
クロ、り信号とが供給されるナンド回路と、このナンド
回路の出力を反転するインバータ回路とから成ることを
特徴とする特許請求の範囲第１項記載のアナログ／ディ
ジタル変換回路。 - （５） 上記一致回路はエクスクルーシプノ７回路か
ら成抄、上記論理手段はエクスクル−シブノア回路の出
力とりａ、り信号とが供給されるノア回路から成ること
を特徴とする特許請求の範囲第１項記載のアナログ／デ
ィジタル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140777A JPS5842317A (ja) | 1981-09-07 | 1981-09-07 | アナログ／ディジタル変換回路 |
| US06/414,912 US4635037A (en) | 1981-09-07 | 1982-09-03 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140777A JPS5842317A (ja) | 1981-09-07 | 1981-09-07 | アナログ／ディジタル変換回路 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3677188A Division JPS63232527A (ja) | 1988-02-19 | 1988-02-19 | アナログ／ディジタル変換回路 |
| JP23053890A Division JPH03113917A (ja) | 1990-09-03 | 1990-09-03 | アナログ／ディジタル変換回路 |
| JP23053990A Division JPH03113918A (ja) | 1990-09-03 | 1990-09-03 | アナログ／ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5842317A true JPS5842317A (ja) | 1983-03-11 |
| JPH035096B2 JPH035096B2 (ja) | 1991-01-24 |
Family
ID=15276501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140777A Granted JPS5842317A (ja) | 1981-09-07 | 1981-09-07 | アナログ／ディジタル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635037A (ja) |
| JP (1) | JPS5842317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066979U (ja) * | 1993-06-30 | 1994-01-28 | 昭和アルミニウム株式会社 | 熱交換器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6411618B1 (en) * | 1998-01-20 | 2002-06-25 | Texas Instruments Incorporated | Central office line card with code recognition for increasing data rates over PSTN |
| US6225936B1 (en) * | 1999-06-04 | 2001-05-01 | Trw Inc. | Direct digital downconverter and method for converting an analog signal to a digital signal |
| US6775304B1 (en) * | 2000-11-13 | 2004-08-10 | Northrop Grumman Corporation | Multi-channel implementation approach for superconducting digital router/signal processor |
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| JPS558144A (en) * | 1978-06-30 | 1980-01-21 | Sanyo Electric Co Ltd | Analog-digital conversion circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3801834A (en) * | 1972-10-26 | 1974-04-02 | Motorola Inc | Analog to pulse width converter |
-
1981
- 1981-09-07 JP JP56140777A patent/JPS5842317A/ja active Granted
-
1982
- 1982-09-03 US US06/414,912 patent/US4635037A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066979U (ja) * | 1993-06-30 | 1994-01-28 | 昭和アルミニウム株式会社 | 熱交換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035096B2 (ja) | 1991-01-24 |
| US4635037A (en) | 1987-01-06 |
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