JPH03113918A - アナログ／ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体集積回路に係り、特にアナログ信号
をディジタル信号に変換するアナログ／ディジタル変換
回路に関する。

従来、アナログ／ディジタル（Ａ／Ｄ）変換回路の回路
構成について種々の提案がなされているが、高精度が要
求されかつ大面積を占有するラダー抵抗網を必要とした
り、高精度の基準電源を必要としたりするため、いずれ
も集積回路化の観点から見ると集積密度あるいはプロセ
ス技術の困難さの点で問題を生じ、実用化の大きな妨げ
となっている。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高精度が要求され且つ大面積
を占有するとともにディジタル回路とは異なる製造プロ
セスで形成されるラダー抵抗網や高精度の基準電源を用
いることなく、アナログ入力電圧が基阜７ヒ圧に対して
どれくらいシフトしているかを測定可能な構成にするこ
とにより、比較的容易なプロセス技術で高集積度が得ら
れ、かつマイクロプロセッサ等のディジタル回路と一体
化が容易なＡ／Ｄ変換回路を提供することである。

以下、この発明の一実施例について図面を参ｊｊＱして
説明する。

第１図は、この発明に至る前段階のＡ／Ｄ変換回路の基
本構成を示すもので、入力端Ｉｎ１ｌｌｎ２を有する一
致回路１１の一方の入力端Ｉ、１に、アナログ信号入力
（アナログ入力電圧）ＩＮで導通制御されるトランジス
タＴ１を介してデータストロブ信号Ａを供給するととも
に、他方の入力端■。２に直接データストローブ信号Ａ
を供給する。

上記一致回路１１の入力端■。１と接地点との間にはコ
ンデンサＣ１が接続され、トランジスタＴ１とコンデン
サＣ０とのＣＲ時定数によってアナログ信号入力ＩＮの
レベルに対応した傾きを有する信号に変換された信号（
遅延信号）Ｂを入力端１．１に供給する。そして、上記
一致回路１１から上記データストローブ信号Ａを遅延し
た信号Ｂがこの回路１１の回路しきい値に達するまでの
時間に対応するパルス幅の信号Ｃを得、この信号Ｃをク
ロックパルス信号φとともに論理回路１２に供給する。

この論理回路１２は上記一致回路１１の出力信号Ｃに対
応するクロックパルスを発生する論理手段として働き、
この論理回路１２の出力信号りを計数手段として働くカ
ウンタ１３に供給して計数し、ディジタル出力ＯＵＴを
得るようになっている。

次に、上記のような構成において、第２図（ａ）のタイ
ミングチャートを用いて動作を説明する。

今、データストローブ信号Ａがハイレベルになったとす
ると、一致回路１１の入力端Ｉ。２にはこのデータスト
ローブ信号Ａが供給され、入力端ｚ７Ｉにはトランジス
タＴ１に与えられるアナログ入力ＩＮの値に応じて決ま
るトランジスタＴ、のオン抵抗Ｒと負荷容Ｑ　Ｃ＋　と
で決定されるＲＣ，の時定数の遅れを持って立上がる信
号Ｂが供給される。

この一致回路１１の出力信号Ｃは、入力端Ｉｎ２に供給
されるデータストローブ信号Ａの上昇によってハイレベ
ルとなり、遅延信号Ｂの値が入力端■７における論理し
きい値（回路しきい値）ＶＭに達するまでこの一致回路
１１はハイレベルを保持し、Ｖ、Ａに達するとローレベ
ルとなる矩形波信号となる。この矩形波信号Ｃとクロッ
クパルス信号φとの論理積を論理回路１２で得ると、デ
ータストローブ信号Ａがハイレベルになってから、アナ
ログ信号入力ＩＮのレベルに対応して遅延された信号Ｂ
の値が一致回路１１の入力端■。１の論理しきい値ＶＭ
に達するまでの時間のパルス列りが得られる。

このパルス列りのパルス数は、アナログ入力値の関数と
なっており、このパルス数をカウンタ１３でカウントす
ることにより、ディジタル信号出力ＯＵＴが得られる。

したがって、アナログ信号入力ＩＮが小さい時はトラン
ジスタＴ、の導通抵抗Ｒが大きくなるため、第２図（ｂ
）に示すように一致回路１１の入力端工。１の信号Ｂの
立ち上がりが緩やかになり、カウンタ１３のカウント値
が大きくなる。

ところで、上記第２図（ａ）、（ｂ）において、一致回
路１１の出力する矩形波信号Ｃのパルス幅ｔは、トラン
ジスタＴ１のしきい値電圧をＶＴ＋　アナ０グ入力電圧
値をＶｉｎ、データストローブ信号ＡでトランジスタＴ
Ｉに与えられる電圧をＶ。とすると、第１図に示した一
致回路１１の入力端１ｎｌにおける電位の変化（データ
ストローブ信号Ａが人力される前の初期電圧ＶＬ％すな
わちデータストローブ信号Ａのローレベルに対応する電
位から論理しきい値ｖＭまで変化する時間）に等しいの
で、［Ｖｏ≧Ｖｌｎ　　ＶＴＪ　　（五極管モード）の
時、また、「Ｖ□　＜　Ｖ　Ｉｎ　　ＶＴ　Ｊ　　（二
極管モード）の時、 と表わされる。ここでβは定数である。

以下、第３図を参照して旧式（１）、（２）について詳
述する。図示するようにトランジスタＴｒとコンデンサ
ＣＬとが接続され、このコンデンサＣＬの一端が接地さ
れている時、トランジスタＴ「のドレイン側から接地点
に向かって流れる電流ｉは、次式で表わされる。

ここで、ＣＬはコンデンサの容量、■は印加される電圧
、ｔは時間である。

したがって、トランジスタＴｒとコンデンサＣＬとの接
続点の電位Ｖ５をＶｌからｖ２まで変化させるのに必要
な時間ｔは、上式（３）を変形して積分することにより
次の様に表わされる。

上記電流ｉがＭＯＳトランジスタで供給される場合、次
のように表わされる。

＊五極管動作領域（ＶＤ≧Ｖｃ　　Ｖｔ）の時ｉ−β（
ＶＧ　　ＶＴ　　Ｖ３）２ ・・・（５） ＊三極管動作領域 （ＶＤ くｖ。

ＶＴ） の時 ｉ−β（２Ｖｃ ここで、 ＶＤ： Ｖ６： ｖ５： ■Ｔ： μｅｒｒ　： Ｔｏｘ： εＯｘ： Ｌ： Ｗ： である。

２ＶＴ　　Ｖｏ　　Ｖｓ）（Ｖｏ　　Ｖｓ）・・・（６
） ドレイン電圧 ゲート１すｆ ソース電圧 しきい値電圧 キャリア移動度 ゲート絶縁膜厚 ゲート絶縁膜の誘電率 チャネル長 チャネル幅 旧式（５）および（６）をそれぞれ動作モードに応じて
（４）式に代入して積分すると下式のようになる。

＊五極管モードの時 ＊三極管モードの時 旧式（７）、（８）の各記号を旧式（１）、（２）の各
記号と対応させて、ＶＧ　−Ｖｉｎ、　Ｖｎ　−Ｖｏ　
。

Ｖ、−ＶＬ　、Ｖ２　＝Ｖｕ　、ＣＬ　−Ｃ＋　とおく
と、旧式（１）、（２）が得られる。

しかしながら、上記第１図に示したような構成では、ト
ランジスタＴＩのゲートに供給されるアナログ入力電圧
ＩＮが最大値の時にも、カウンタ１３から所定のディジ
タル出力ＯＵＴが出力される。

これは一致回路１１の入力端Ｉｏ１側の信号がトランジ
スタＴ１の導通抵抗の存在により、入力端！。２側より
も若干遅れ、この期間一致回路１１から信号が出力され
るためである。すなわち、一致回路１１の出力信号Ｃの
パルス幅ｔは、第２図（ａ）（ｂ）で示したようにアナ
ログ信号入力ＩＮが大きい時は短く、小さい時は長いが
、トランジスタＴ、の導通抵抗の存在により、アナログ
入力ＩＮが最大値の時でもパルスが発生する。上記第１
図に示したＡ／Ｄ変換回路は、アナログ入力電圧が最小
値の時にディジタル出力が最大となり、アナログ入力電
圧が最大値の時にディジタル出力が最小となるもので、
アナログ入力電圧のレベルとディジタル出力が逆比例の
関係となる。よって、アナログ入力ＩＮか最大値の時に
は、ディジタル出力は“０”となるべきであるが、上述
したトランジスタＴ、の導通抵抗が“０”とならないこ
とに起因する上記パルスの発生によって、ディジタル出
力が“０″とならない。これは、一種のオフセット電圧
であり、ディジタル出力の誤差となる。

そこでこの発明では、アナログ入力電圧が最大値の時に
、オフセット電圧による誤差が出力されないようにして
いる。

第４図はこの発明の一実施例に係わるＡ／Ｄ変換回路を
示している。この回路では、アナログ入力電圧に対応す
るパルス幅の信号を出力する信号出力手段（一致回路１
１）としてエクスクル−シブオア回路ＸＯＲを使用して
いる。データストローブ信号Ａを遅延させるための遅延
手段として複数のコンデンサＣ，，Ｃ２およびトランジ
スタスイッチＴ、、Ｔ４を設け、このトランジスタスイ
ッチＴ、、Ｔ４のゲートに制御信号Ｓ、、Ｓ２を供給し
て導通制御することにより、上記コンデンサＣＩ、Ｃ２
を選択して容量を変え、時定数を変化させるようにする
とともに、カウンタ１３の出力を減算回路１４に供給し
、メモリ１５に記憶されている最小パルス幅にｔｌ’１
当するカウンタ１３の出力数（アナログ入力電圧が最大
値の時にエクスクル−シブオア回路ＸＯＲから出力され
る信号Ｃのパルス幅に対応するクロックパルスの数）を
引いた出力をディジタル出力ＯＵＴとして得るようにし
たものである。

このような構成によれば、エクスクル−シブオア回路Ｘ
ＯＲの入力端ＩｎｌとコンデンサＣ１Ｃ２の一端との間
に接続されるスイッチングトランジスタＴ、、Ｔ４の導
通あるいは非導通状態により負荷容量を可変できるので
、エクスクル−シブオア回路ＸＯＨの出力信号Ｃのパル
ス幅を任意に設定できる。また、アナログ入力信号ＩＮ
が最大の時、エクスクル−シブオア回路ＸＯＲの出力Ｃ
に発生する最小パルス幅に対応するクロックパルス信号
φの数をメモリ１５に記憶しておき、減算回路１４によ
ってカウンタ１３のカウント値から減算することにより
、アナログ入力が最大の時カウンタ１３の出力を“０“
にすることができる。

なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能である。例えば上記一致回路１１と
しては、上記第４図に示したようなエクスクル−シブオ
ア回路ＸＯＲではなく、エクスクル−シブノア回路を採
用しても良い。一致回路１１としてエクスクル−シブノ
ア回路を採用する場合には、論理回路１２としてノア回
路を用い、このノア回路の一方の入力端に上記エクスク
ル−シブノア回路の出力信号を供給し、他方の入力端に
クロックパルス信号φを供給し、その出力信号をカウン
タ１３に供給すれば良い。また、一致回路１１の一方の
入力端Ｉｎ、側の時定数を変化させる必要がない場合に
は、トランジスタＴ３．Ｔ４およびコンデンサＣ２は不
要であり、上記第１図と同様にコンデンサＣ３だけを設
けても良い。

以上説明したようにこの発明によれば、データストロー
ブ信号をアナログ入力電圧に対応した傾きを有する信号
に変換し、この変換信号のレベルが一致回路の回路しき
い値に達するまでの時間を検出し、この時間に対応する
数のクロックパルス信号をカウンタで計数するように構
成したので、比較的容易なプロセス技術で高集積度が得
られ、かつマイクロプロセッサ等のディジタル回路と一
体化が容易なアナログ／ディジタル変換回路が得られる
。しかも、アナログ入力電圧が最大直の時に一致回路か
ら信号が出力され、ディジタル出力が所定のオフセット
値を持ってしまうことをも防止できる。

【図面の簡単な説明】

第１図はこの発明に至る前段階のアナログ／ディジタル
変換回路の基本構成を示す回路図、第２図は上記第１図
の回路における各信号のタイミングチャート、第３図は
遅延回路の動作を説明するための図、第４図はこの発明
の一実施例に係わるアナログ／ディジタル変換回路の構
成例を示す回路図である。 １１・・・一致回路（信号出力手段）、１２・・・論理
回路（論理手段）１３・・・カウンタ（計数手段）１４
・・・減算回路（減算手段）１５・・・メモリ（記憶手
段）　　Ｔ＋　、Ｔ３　、Ｔ４・・・トランジスタ、Ｃ
，、Ｃ２・・・コンデンサ、Ａ・・・データストローブ
信号、ＩＮ・・・アナログ信号、φ・・・クロックパル
ス信号、ＯＵＴ・・・ディジタル信号、ＸＯＲ・・・エ
クスクル−シブオア回路、ＮＡＮＤ・・・ナンド回路、
ＮＯＴ・・・インバータ回路、Ｓｌ、Ｓ２・・・制御信
号。

Claims (6)

【特許請求の範囲】
1. （１）一端にデータストローブ信号が供給され、アナロ
   グ入力電圧で導通制御されるトランジスタと、 このトランジスタの他端と接地点間に接続されるコンデ
   ンサと、 第１の論理しきい値を有する第１の入力端と第２の論理
   しきい値を有する第２の入力端とを有し、上記第１の入
   力端には上記トランジスタの他端が接続され、上記第２
   の入力端には上記データストローブ信号が供給され、上
   記第２の入力端の電位が上記第２の論理しきい値を越え
   てから上記第１の入力端の電位が上記第１の論理しきい
   値を越えるまでの期間のパルス幅を持った信号を出力す
   る信号出力手段と、 この信号出力手段から出力される信号とクロックパルス
   信号とが供給され、上記信号出力手段の出力信号のパル
   ス幅に対応する数のクロックパルス信号を出力する論理
   手段と、 この論理手段から出力されるクロックパルスの数を計数
   する計数手段と、 上記アナログ入力電圧が最大値の時に上記信号出力手段
   から出力される信号のパルス幅に対応するクロックパル
   スの数を記憶する記憶手段と、上記計数手段の計数値か
   ら上記記憶手段に記憶された数を減算する減算手段と を具備し、 上記減算手段から上記アナログ入力電圧に対応したディ
   ジタル出力を得ることを特徴とするアナログ／ディジタ
   ル変換回路。
2. （２）前記信号出力手段はエクスクルーシブオア回路か
   ら成り、前記論理手段は上記エクスクルーシブオア回路
   の出力とクロックパルス信号とが供給されるナンド回路
   と、このナンド回路の出力を反転するインバータ回路と
   から成ることを特徴とする特許請求の範囲第１項記載の
   アナログ／ディジタル変換回路。
3. （３）前記信号出力手段はエクスクルーシブノア回路か
   ら成り、前記論理手段は上記エクスクルーシブノア回路
   の出力とクロックパルス信号とが供給されるノア回路か
   ら成ることを特徴とする特許請求の範囲第１項記載のア
   ナログ／ディジタル変換回路。
4. （４）一端にデータストローブ信号が供給され、アナロ
   グ入力電圧で導通制御される第１のトランジスタと、 この第１のトランジスタの他端にそれぞれの一端が接続
   され、制御信号で導通制御される複数の第２のトランジ
   スタと、 上記第２のトランジスタの各々の他端と接地点間にそれ
   ぞれ接続される複数のコンデンサと、第１の論理しきい
   値を有する第１の入力端と第２の論理しきい値を有する
   第２の入力端とを有し、上記第１の入力端には上記第１
   のトランジスタの他端が接続され、上記第２の入力端に
   は上記データストローブ信号が供給され、上記第２の入
   力端の電位が上記第２の論理しきい値を越えてから上記
   第１の入力端の電位が上記第１の論理しきい値を越える
   までの期間のパルス幅を持った信号を出力する信号出力
   手段と、 この信号出力手段から出力される信号とクロックパルス
   信号とが供給され、上記信号出力手段の出力信号のパル
   ス幅に対応する数のクロックパルス信号を出力する論理
   手段と、 この論理手段から出力されるクロックパルスの数を計数
   する計数手段と、 上記アナログ入力電圧が最大値の時に上記信号出力手段
   から出力される信号のパルス幅に対応するクロックパル
   スの数を記憶する記憶手段と、上記計数手段の計数値か
   ら上記記憶手段に記憶された数を減算する減算手段と を具備し、 上記制御信号で上記複数の第２のトランジスタを選択的
   に導通させることにより、負荷容量を変えて上記信号出
   力手段から出力されるパルスの幅を変えると共に、上記
   減算手段から上記アナログ入力電圧に対応したディジタ
   ル出力を得ることを特徴とするアナログ／ディジタル変
   換回路。
5. （５）前記信号出力手段はエクスクルーシブオア回路か
   ら成り、前記論理手段は上記エクスクルーシブオア回路
   の出力とクロックパルス信号とが供給されるナンド回路
   と、このナンド回路の出力を反転するインバータ回路と
   から成ることを特徴とする特許請求の範囲第４項記載の
   アナログ／ディジタル変換回路。
6. （６）前記信号出力手段はエクスクルーシブノア回路か
   ら成り、前記論理手段は上記エクスクルーシブノア回路
   の出力とクロックパルス信号とが供給されるノア回路か
   ら成ることを特徴とする特許請求の範囲第４項記載のア
   ナログ／ディジタル変換回路。