JPH03113917A - アナログ／ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体集積回路に係り、特にアナログ信号
をディジタル信号に変換するアナログ／ディジタル変換
回路に関する。

従来、アナログ／ディジタル（Ａ／Ｄ）変換回路の回路
構成について種々の提案がなされているが、高精度が要
求されかつ大面積を占有するラダー抵抗網を必要とした
り、高精度の基準電源を必要としたりするため、いずれ
も集積回路化の観点から見ると集積密度あるいはプロセ
ス技術の困難さの点で問題を生じ、実用化の大きな妨げ
となっている。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高精度が要求され且つ大面積
を占有するとともにディジタル回路とは異なる製造プロ
セスで形成されるラダー抵抗網や高精度の基準電源を用
いることなく、アナログ入力電圧が基準電圧に対してど
れくらいシフトしているかをａｐｌ定可能な構成にする
ことにより、比較的容易なプロセス技術で高集禎度が得
られ、かつマイクロプロセッサ等のディジタル回路と一
体化が容易なＡ／Ｄ変換回路を提供することである。

以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明に至る前段階のＡ／Ｄ変換回路の基
本構成を示すもので、入力端１ｎｌ＋Ｉｎ２を有する一
致回路１１の一方の入力端Ｉｆｉｌに、アナログ信号入
力（アナログ入力電圧）ＩＮで導通制御されるトランジ
スタＴ１を介してデータストローブ信号Ａを供給すると
ともに、他方の入力端Ｉｎ２に直接データストローブ信
号Ａを供給する。

上記一致回路ＩＩの入力端１ｍｌと接地点との間にはコ
ンデンサＣ１が接続され、トランジスタＴ１とコンデン
サＣ８とのＣＲ時定数によってアナログ信号入力ＩＮの
レベルに対応した傾きを有する信号に変換された信号（
遅延信号）Ｂを入力端１゜に供給する。そして、上記一
致回路１１から上記データストローブ信号Ａを遅延した
信号Ｂがこの回路１１の回路しきい値に達するまでの時
間に対応するパルス幅の信号Ｃを得、この信号Ｃをクロ
ックパルス信号φとともに論理回路Ｉ２に供給する。こ
の論理回路１２は上記一致回路１１の出力信号Ｃに対応
するクロックパルスを発生する論理手段として働き、こ
の論理回路１２の出力信号りを計数手段として働くカウ
ンタＩ３に供給して計数し、ディジタル出力ＯＵＴを得
るようになっている。

次に、上記のような構成において、第２図（ａ）のタイ
ミングチャートを用いて動作を説明する。

今、データストローブ信号Ａがハイレベルになったとす
ると、一致回路１１の入力端Ｉ。２にはこのデータスト
ローブ信号Ａが供給され、入力端Ｉｎ＋にはトランジス
タＴ１に与えられるアナログ人力ＩＮの値に応じて決ま
るトランジスタＴ、のオン抵抗Ｒと負荷容量Ｃ１とで決
定されるＲＣ，の時定数の遅れを持って立上がる信号Ｂ
が供給される。

この一致回路１１の出力信号Ｃは、入力端Ｉ７□に供給
されるデータストローブ信号Ａの上昇によってハイレベ
ルとなり、遅延信号Ｂの値が入力端１ｎｌにおける論理
しきい値（回路しきい値）ＶＭに達するまでこの一致回
路１１はハイレベルを保持し、ＶＭに達するとローレベ
ルとなる矩形波信号となる。この矩形波信号Ｃとクロッ
クパルス信号φとの論理積を論理回路１２で得ると、デ
ータストローブ信号Ａがハイレベルになってから、アナ
ログ信号入力ＩＮのレベルに対応して遅延された信号Ｂ
の値が一致回路１１の入力端■い１の論理しきい値ＶＭ
に達するまでの時間のパルス列りが得られる。

このパルス列りのパルス数は、アナログ入力値の関数と
なっており、このパルス数をカウンタ１３でカウントす
ることにより、ディジタル信号出力ＯＵＴが得られる。

したがって、アナログ信号入力ＩＮが小さい時はトラン
ジスタＴ１の導通抵抗Ｒが大きくなるため、第２図（ｂ
）に示すように一致回路１１の入力端Ｉｎ、の信号Ｂの
立ち上がりが緩やかになり、カウンタ１３のカウント値
が大きくなる。

ところで、上記第２図（ａ）、（ｂ）において、一致回
路１１の出力する矩形波信号Ｃのパルス幅ｔは、トラン
ジスタＴ１のしきい値電圧をＶ、ｌ　アナログ入力電圧
値をＶｉｎ、データストローブ信号ＡでトランジスタＴ
、に与えられる電圧を■。とすると、第１図に示した一
致回路１１０入力端工。□における電位の変化（データ
ストローブ信号Ａが入力される前の初期電圧ｖＬ１すな
わちデータストローブ信号Ａのローレベルに対応する電
位から論理しきい値■２まで変化する時間）に等しいの
で、ｒ　ｖ　ｏ≧Ｖｊｎ−ＶＴＪ　　（五極管モード）
の時、また、 ｒＶ。

＜Ｖｉミロ−■。

」 （三極管モード） の 時、 と表わされる。ここでβは定数である。

以下、第３図を参照して旧式（１）　　　（２）につい
て詳述する。図示するようにトランジスタＴ「とコンデ
ンサＣ０とが接続され、このコンデンサＣＬの一端が接
地されている時、トランジスタＴｒのドレイン側から接
地点に向かって流れる電流ｉは、次式で表わされる。

ここで、Ｃはコンデンサの容量、■は印加される電圧、
ｔは時間である。

したがって、トランジスタＴｒとコンデンサＣＬとの接
続点の電位Ｖ、をｖｌからＶ２まで変化させるのに必要
な時間ｔは、上式（３）を変形して積分することにより
次の様に表わされる。

上記電流ｉがＭＯＳトランジスタで供給される場合、次
のように表わされる。

＊五極管動作領域（Ｖｏ≧Ｖｃ　　ＶＴ）の時１−β（
ＶＧ　　ＶＴ　−Ｖｓ　）　２・・・（５） ＊三極前動作領域 （Ｖ。

くＶ。

ＶＴ） の時 ｉ−β（２ＶＣ２ＶＴ　　ＶＤ　　ＶＳ）（ＶＤ　　Ｖ
Ｓ） ここで、 ＶＤ： ｖｏ： ｖ５： ｖ７： μｅｆｆ　： ＴＯＸ： εｏｘ： Ｌ： Ｗ二 である。

ドレイン電圧 ゲートｉす王 ソース電圧 しきい値電圧 キャリア移動度 ゲート絶縁膜厚 ゲート絶縁膜の誘電率 チャネル長 チャネル幅 ・・・（６） 削代（５）および（６）をそれぞれ動作モードに応じて
（４）式に代入して積分すると下式のようになる。

＊五極管モードの時 ＊三極前モードの時 削代（７）、（８）の各記号を削代（１）、（２）の各
記号と対応させて、Ｖ　（、−Ｖ　Ｉｎ、　Ｖ　ｏ　−
”　ｏ　＋Ｖ＋　−ＶＬ　、Ｖ２−ＶＭ　、ＣＬ　−Ｃ
ｒ　とおく　と、削代（１）、（２）が得られる。

しかしながら、上記第１図に示したような構成では、ト
ランジスタＴ１のゲートに供給されるアナログ入力電圧
ＩＮが最大値の時にも、カウンタ１３から所定のディジ
タル出力ＯＵＴが出力される。

これは一致回路１１の入力端Ｉｎｌ側の信号がトランジ
スタＴ、の導通抵抗の存在により、入力端Ｉ。２側より
も若干遅れ、この期間一致回路１１から信号が出力され
るためである。すなわち、一致回路１１の出力信号Ｃの
パルス幅ｔは、第２図（ａ）（ｂ）で示したようにアナ
ログ信号入力ＩＮが大きい時は短く、小さい時は長いが
、トランジスタＴ１の導通抵抗の存在により、アナログ
入力ＩＮが最大値の時でもパルスが発生する。上記第１
図に示したＡ／Ｄ変換回路は、アナログ入力電圧が最小
値の時にディジタル出力が最大となり、アナログ入力電
圧が最大値の時にディジタル出力が最小となるもので、
アナログ入力電圧のレベルとディジタル出力が逆比例の
関係となる。よって、アナログ入力ＩＮが最大値の時に
は、ディジタル出力は“０″となるべきであるが、上述
したトランジスタＴ１の導通抵抗が“０”とならないこ
とに起因する上記パルスの発生によって、ディジタル出
力が′０“とならない。これは、一種のオフセット電圧
であり、ディジタル出力の誤差となる。

そこでこの発明では、アナログ入力電圧が最大値の時に
、オフセット電圧による誤差が出力されないようにして
いる。

第４図はこの発明の一実施例について説明するためのも
ので、この回路では一致回路１１としてエクスクル−シ
ブノア回路ＸＮＯＲを使用し、その入力端■。ｌ＋ｌ１
１２側に波形整形用のインバータ回路Ｎ　ＯＴ　２　、
　Ｎ　ＯＴ　３およびＮ　ＯＴ４　、　Ｎ　ＯＴｓを設
けている。そして、エクスクル−シブノア回路ＸＮＯＲ
の出力信号Ｃはクロックパルス信号φとともにノア回路
ＮＯＨに供給され、このノア回路ＮＯＨの出力りが次段
のカウンタ１３に供給されるようにして成る。

このような構成によれば、トランジスタＴ１を介して供
給されるデータストローブ信号Ａの波形整形が行なえる
とともに、インバータ回路Ｎ０Ｔ２の論理しきい値ＶＭ
を下げ、インバータ回路Ｎ０Ｔ４のＶＭを上げ、上記ア
ナログ信号入力ＩＮが最大値の時の上記エクスクル−シ
ブノア回路ＸＮＯＲの一方の入力端に供給される信号の
遅れと他方の入力端に供給される信号の遅れとを一致さ
せることにより、アナログ信号入力ＩＮが最大値の時に
一致回路（エクスクル−シブノア回路ＸＮ０Ｒ）からパ
ルスを発生させないようにできる。

なお、上記一致回路１１としては、上記第４図に示した
ようなエクスクル−シブノア回路ＸＮＯＲではなく、エ
クスクル−シブオア回路を採用しても良い。一致回路１
１としてエクスクル−シブオア回路を採用する場合には
、論理回路１２としてナンド回路とインバータ回路を用
い、このナンド回路の一方の入力端に上記エクスクル−
シブオア回路の出力信号を供給し、他方の入力端にクロ
ックパルス信号φを供給し、その出力信号をインバータ
回路で反転してカウンタ１３に供給すれば良い。

第５図（ａ）、（ｂ）はそれぞれ、この発明の他の実施
例に係わるＡ／Ｄ変換回路を示している。

上記実施例ではアナログ信号人力ＩＮが最大値の時、一
致回路１１から出力されるパルスを発生しないようにす
るために、一致回路１１の一方および他方の入力端にそ
れぞれ波形整形用のインバータ回路Ｎ０Ｔ２　、Ｎ０Ｔ
３およびＮ０Ｔ４　、Ｎ０Ｔｓを設けたが、一致回路１
１の一方および他方の入力端の論理しきい値Ｖ、Ａを異
なるように設定しても良い。この場合、一致回路１１を
エクスクル−シブオア回路で形成したとすると、このエ
クスクル−シブオア回路は第５図（ａ）に示すように構
成すれば良い。この回路を具体的な構成で示すと第５図
（ｂ）に示すようになる。ここでトランジスタＴ６．７
７＋　”ｒｇは、（ａ）図のノア回路ＮＯＲ，に、トラ
ンジスタＴ１．Ｔ、、はアンド回路ＡＮＤに、トランジ
スタＴｌｌ、ＴＩ□、Ｔ、はノア回路Ｎ０Ｒ２にそれぞ
れ対応している。上記のような構成において、トランジ
スタＴ８のチャ、ネル幅を小さく設定し、トランジスタ
Ｔ７のチャネル幅を大きく設定すれば、入力端Ｉｆｆ、
側の論理しきい値ＶＭＩを低く、入力端■ｎ２側の論理
しきい値ｖＭ２を高く設定できる。

このような構成によれば、上記トランジスタＴｓ、Ｔｔ
のチャネル幅を適宜設定することにより、上記アナログ
入力電圧が最大値の時のエクスクル−シブオア回路の一
方の入力端に供給される信号の遅れと他方の入力端に供
給される信号の遅れとを一致させることができ、第６図
に示すように、アナログ入力電圧が最大値の時にエクス
クル−シブオア回路からパルスを発生しないようにし、
ディジタル出力を０“にできる。

なお、この発明は上記各実施例に限定されるものではな
く、種々の変形が可能である。例えば第５図（ａ）、（
ｂ）に示した回路では一致回路１１としてエクスクル−
シブオア回路を採用した場合を例にとって説明したが、
エクスクル−シブノア回路を採用してそれぞれの入力端
、の論理しきい値＼ ストロ−５ブ信号をアナログ入力電圧に対応した傾きを
有する信号に変換し、この変換信号のレベルが一致回路
の回路しきい値に達するまでの時間を検出し、この時間
に対応する数のクロックパルス信号をカウンタで計数す
るように構成したので、比較的容易なプロセス技術で高
集積度が得られ、かつマイクロプロセッサ等のディジタ
ル回路と一体化が容易なアナログ／ディジタル変換回路
が得られる。しかも、アナログ入力電圧が最大値の時に
一致回路から信号が出力され、ディジタル出力が所定の
オフセット値を持ってしまうことをも防止できる。

【図面の簡単な説明】

第１図はこの発明に至る前段階のアナログ／ディジタル
変換回路の基本構成を示す回路図、第２図は上記第１図
の回路における各信号のタイミングチャート、第３図は
遅延回路の動作を説明するための図、第４図はこの発明
の一実施例に係わるアナログ／ディジタル変換回路の構
成例を示す回路図、第５図はこの発明の他の実施例につ
いて説明するための回路図、第６図は上記第５図の回路
の動作を説明するためのタイミングチャートである。 １１・・・一致回路（信号出力手段）、１２・・・論理
回路（論理手段）、１３・・・カウンタ（計数手段）、
Ｔ＋。 Ｔ６〜ＴＩ２・・・トランジスタ、ＣＩ・・・コンデン
サ、Ａ・・・データストローブ信号、ＩＮ・・・アナロ
グ信号ミφ・・・タロツクパルス信号、ＯＵＴ・・・デ
ィジタル信号、ＸＮＯＲ・・・エクスクル−シブノア回
路、ＮＯＲ・・・ノア回路、Ｎ０Ｔ２〜ＮＯＴ、・・・
インバータ回路（波形整形手段）。

Claims (5)

【特許請求の範囲】
1. （１）一端にデータストローブ信号が供給され、アナロ
   グ入力電圧で導通制御されるトランジスタと、 このトランジスタの他端と接地点間に接続されるコンデ
   ンサと、 第１の論理しきい値を有し、入力端が上記トランジスタ
   の他端に接続される第１の波形整形手段と、 上記第１の論理しきい値よりも高い第２の論理しきい値
   を有し、入力端に上記データストローブ信号が供給され
   る第２の波形整形手段と、 第１の入力端に上記第１の波形整形手段の出力端が接続
   され、第２の入力端に上記第２の波形整形手段の出力端
   が接続され、上記第２の入力端の電位が上記第２の論理
   しきい値を越えてから上記第１の入力端の電位が上記第
   １の論理しきい値を越えるまでの期間のパルス幅を持っ
   た信号を出力する信号出力手段と、 この信号出力手段から出力される信号とクロックパルス
   信号とが供給され、上記信号出力手段の出力信号のパル
   ス幅に対応する数のクロックパルス信号を出力する論理
   手段と、 この論理手段から出力されるクロックパルスの数を計数
   する計数手段と を具備し、 上記第１、第２の波形整形手段により、上記アナログ入
   力電圧が最大値の時の上記信号出力手段の第１の入力端
   に供給される信号の遅れと上記信号出力手段の第２の入
   力端に供給される信号の遅れとを一致させ、上記計数手
   段から上記アナログ入力電圧に対応したディジタル出力
   を得ることを特徴とするアナログ／ディジタル変換回路
   。
2. （２）前記信号出力手段はエクスクルーシブオア回路か
   ら成り、前記論理手段は上記エクスクルーシブオア回路
   の出力とクロックパルス信号とが供給されるナンド回路
   と、このナンド回路の出力を反転するインバータ回路と
   から成ることを特徴とする特許請求の範囲第１項記載の
   アナログ／ディジタル変換回路。
3. （３）前記信号出力手段はエクスクルーシブノア回路か
   ら成り、前記論理手段は上記エクスクルーシブノア回路
   の出力とクロックパルス信号とが供給されるノア回路か
   ら成ることを特徴とする特許請求の範囲第１項記載のア
   ナログ／ディジタル変換回路。
4. （４）一端にデータストローブ信号が供給され、アナロ
   グ入力電圧で導通制御されるトランジスタと、 このトランジスタの他端と接地点間に接続されるコンデ
   ンサと、 第１の論理しきい値を有する第１の入力端とこの第１の
   論理しきい値よりも高い第２の論理しきい値を有する第
   ２の入力端とを有し、上記第１の入力端に上記トランジ
   スタの他端が接続され、上記第２の入力端に上記データ
   ストローブ信号が供給され、上記第２の入力端の電位が
   上記第２の論理しきい値を越えてから上記第１の入力端
   の電位が上記第１の論理しきい値を越えるまでの期間の
   パルス幅を持った信号を出力する信号出力手段と、この
   信号出力手段から出力される信号とクロックパルス信号
   とが供給され、上記信号出力手段の出力信号のパルス幅
   に対応する数のクロックパルス信号を出力する論理手段
   と、 この論理手段から出力されるクロックパルスの数を計数
   する計数手段と を具備し、 上記信号出力手段の第１、第２の入力端の論理しきい値
   の差により、上記アナログ入力電圧が最大値の時の第１
   の入力端に供給される信号の遅れと第２の入力端に供給
   される信号の遅れとを一致させ、上記計数手段から上記
   アナログ入力電圧に対応したディジタル出力を得ること
   を特徴とするアナログ／ディジタル変換回路。
5. （５）前記信号出力手段は、ゲートに前記トランジスタ
   の他端が接続される第１のＭＯＳトランジスタと、ゲー
   トに前記データストローブ信号が印加され、チャネル幅
   が上記第１のＭＯＳトランジスタよりも大きい第２のＭ
   ＯＳトランジスタを含んで構成される第１のノア回路と
   、ゲートに前記トランジスタの他端が接続される第３の
   ＭＯＳトランジスタと、ゲートに前記データストローブ
   信号が印加される第４のＭＯＳトランジスタを含んで構
   成されるアンド回路と、上記第１のノア回路の出力信号
   と上記アンド回路の出力信号が供給される第２のノア回
   路とを有するエクスクルーシブオア回路から成り、前記
   論理手段は上記エクスクルーシブオア回路の出力とクロ
   ックパルス信号とが供給されるナンド回路と、このナン
   ド回路の出力を反転するインバータ回路とから成ること
   を特徴とする特許請求の範囲第１項記載のアナログ／デ
   ィジタル変換回路。