JPH026452B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、スイツチ動作されるコンデンサを有
するフイルターに関するもので、更に詳細には電
子装置に使用され指数的包絡線電圧を生成するの
に使用するスイツチ動作されるコンデンサを有す
るフイルターに関するものである。

従来、電子装置に使用する指数的包絡線電圧を
生成する方法は公知である。この目的の為に第１
図に示したような回路が従来使用されている（例
えば、IEEEジヤーナル・オブ・ソリツドステー
ト・サーキツト、1972年８月版の302乃至304頁に
記載されたデビツド エル・フリード寄稿による
文献〔アナログ サンプル データ フイルタ
ー〕参照）。第１図の回路に於いて、節点２３に
基準電圧V_refが印加される。この基準電圧は如何
なる公知の方法で与えることも可能であるが、最
も簡単な方法は第１図に示したように節点３０に
於ける電圧源と接地との間に接続された抵抗３１
及び３２で構成した分圧器を用いることである。
第１図の回路を動作させるのに必要な２つの非重
畳型クロツク信号を第２図に示してあり、夫々φ
及びで示してある。第１図の回路に使用したス
イツチはMOSFETトランジスタ１１及び１２で
示してあるが、任意の適当なスイツチ手段を使う
ことも可能である。第１図の回路を操作する場合
に、最初にコンデンサ１３及び１４に現われる電
圧はゼロである。最初のクロツク周期の前半に於
いてはが高であり、スイツチ１１はオンされコ
ンデンサ１３（容量値C₁を有する）はスイツチ
１１を介して節点２３に印加された電圧V_refに充
電される。コンデンサ１３にストアされる電荷量
は単にC₁V_refである。最初のクロツク周期の後半
部に於いては、φが高でありが低である。この
為にスイツチ１１はオフし、スイツチ１２はオン
する。従つて、コンデンサ１３に蓄えられた電荷
は開かれたスイツチ１２によつて与えられる導通
路を介してコンデンサ１４（容量値C₂を有する）
と電荷分割を行なう。その結果、コンデンサ１４
に得られる電圧はＱ／（C₁＋C₂）乃至〔C₁／
（C₁＋C₂）〕V_refである。次いで、φが低になり、
φが高になる。この第２のクロツク周期の前半部
に於いては、コンデンサ１３はスイツチ１１を介
して電圧V_refに再び充電される。第２クロツク周
期の後半部に於いては、が低になりφが高にな
るので、コンデンサ１３にストアされた電荷は再
びコンデンサ１４と分割されることになる。従つ
て、コンデンサ１４上の電圧は〔C₁／（C₁＋C₂）
＋C₁C₂／（C₁＋C₂）²〕V_refとなる。節点２２で得
られる電圧の時間的変化の状態を図示したものが
第３図である。ここで注意すべきことは、最初の
ステツプは比較的大きいが徐々にクロツクサイク
ルが進むに従つてステツプは段々と小さくなつて
居り、その結果節点２２に於ける電圧上昇は略指
数的曲線となつている。

第１図の回路と等価なRC回路を第４図に示し
てある。端子２３には基準電圧が印加され、コン
デンサ１４は抵抗４５を介して充電される。その
結果、端子２２上には時間の経過と共に指数的に
変化する電圧が現われる。第１図の回路はこの
RC回路を近似したものであつて、抵抗に等価な
コンデンサ１３を使用したものである。第１図の
回路の時定数はtC₂／C₁であつて、ここでｔはク
ロツクパルスφ及びの周期である。従つて、ス
イツチ動作されるコンデンサを有する等価回路の
時定数は単にφ及びの周期を変えることによつ
て変化させることが可能である。更に、MOS集
積回路に於いては、製造上の制限がある為に抵抗
値を高精度に制御することは困難であるが、容量
値の比を高精度に制御することが可能である。何
故ならば、コンデンサの寸法を制御することは極
めて容易であり、絶縁層の厚さは各半導体チツプ
全面に渡つて極めて一様性が高いからである。遅
い指数電圧を生成する為に必要とされる高抵抗値
は半導体チツプ上の過大の面積を必要とするの
で、実際的ではない。これらの理由の為に、
MOS分野に於いては単純なRC回路よりもスイツ
チ動作されるコンデンサを有する抵抗等価の回路
を使用することが望ましい。

第１図に示した従来回路に於ける１つの欠点は
MOSFETトランジスに固有の寄生容量に起因す
るものである。このような寄生容量は、第１図に
於いてMOSFET１２のゲート９とドレイン１０
との間に現われるコンデンサ１５として点線で示
してある。従つて、コンデンサ１５と電荷分割が
行なわれる為に、コンデンサ１４にストアされ節
点２２で得られる出力電圧が劣化される。故に、
第１クロツク周期の後に、φが低になりスイツチ
１２がオフされると、コンデンサ１４上に得られ
る実際の電圧は略〔C₁C₂／（C₁＋C₂）（C₂＋C₃）〕
V_refに等しくなる。ここで、C₃は寄生容量１５の
容量値である。このような電圧劣化は“ピツクオ
フ”と呼称される。このようなピツクオフは、コ
ンデンサ１４上にノイズ成分を生成し、このノイ
ズ成分は節点２２上に現われる。ピツクオフの周
波数はサンプリング周波数〓と同じである。

本発明は以上の点に鑑みなされたものであつ
て、従来技術の欠点を解消し性能を向上させたス
イツチ動作されるコンデンサを有するフイルター
を提供することを目的とするものである。本発明
は、２つの並列接続され異なつた位相で動作さ
れ、スイツチ動作されるコンデンサを有する電荷
ポンプを利用するものである。この為に出力電圧
のステツプ（段階）周波数は２倍になり、その結
果、より滑らかな指数的電圧変化を起こさせるこ
とを可能としている。従つて、本発明の回路では
より高いサンプリング周波数となつている為に、
従来の回路よりも出力電圧のフイルター条件はよ
り緩和されており、出力電圧ステツプの大きさが
減少されるので出力信号のノイズ効果を減少する
ことを可能にしている。ノイズの周波数も２倍に
なるので、可聴周波数領域から更に遠ざけられる
ことになる。この事も出力フイルター条件をより
緩和することになる。本回路のフイルタへの入力
信号がA.C.信号である場合には、サンプリング
周波数はより高いので、量子化雑音に基づく出力
信号に与える影響が減少される。更に、本発明は
従来回路よりも電力散逸を一層低下させた回路を
提供するものである。又、本発明に於いては、論
理状態間に於いて各クロツクがスイツチするの
で、寄生容量に基づく出力電圧に於ける変化は除
去されており、従つてピツクオフも取り除かれて
いる。

以下、添付の図面を参考に本発明の具体的実施
の態様につき説明する。第５図は、本発明に基づ
いて構成した二重チヤンネルでデジタル的にスイ
ツチ動作されるコンデンサを有するフイルターを
示している。ここに於いても、抵抗３１及び３２
で構成される分圧器が節点２３に印加される基準
電圧V_refの供給源として示されている。勿論、こ
の基準電圧は任意の方法で与えることが可能であ
る。MOSトランジスタスイツチ１１及び１２、
コンデンサ１３及び１４は、第１図の従来の回路
と同一の回路を構成している。しかしながら、本
実施例に於いては、この回路と並列に接続して第
２のスイツチ動作されるコンデンサを有する電荷
ポンプ回路が接続されており、この第２の回路
は、MOSトランジスタスイツチ１１１及び１１
２とコンデンサ１１３とで構成されている。

第５図の回路の動作につき説明すると、コンデ
ンサ１３，１４及び１１３上の電圧は最初総てゼ
ロである。コンデンサ１３と１１３とは同じ値を
有しており、各1/2C₁であつて、ここでC₁は第１
図のコンデンサ１３の容量値である。前半のクロ
ツク周期に於いて、は高であり、φは低であ
る。によつて節点２０は高となるので、
MOSFETスイツチ１１はオンされ、コンデンサ
１３を電圧V_refに充電させる。この第１クロツク
周期の後半部に於いて、φは高となり、は低と
なる。φによつて節点２１は高となるので、
MOSFETスイツチ１２はオンされコンデンサ１
３に蓄えられた電荷は、第１図の従来回路の場合
と同様に、コンデンサ１４と分割される。しかし
ながら、端子１２０はφによつて高となつている
ので、MOSFETスイツチ１１１がオンされ、そ
の結果コンデンサ１１３が電圧V_refに充電され
る。第２クロツク周期の前半部において、は高
であり、φは低である。この為に、MOSFETス
イツチ１１は再びオンされ、コンデンサ１３を電
圧V_refに充電させる。更に、端子１２１にはが
印加されて高になるので、MOSFETスイツチ１
１２はオンされコンデンサ１１３に蓄えられた電
荷はコンデンサ１４と電荷分割される。この様
に、コンデンサ１４の充電周波数はφ及びのク
ロツク周波数の２倍である。

コンデンサ１４上に生成され端子２２に得られ
る出力電圧を第６図に示してある。充電コンデン
サ１４の周波数は2〓に等しいので、節点２２に
於ける出力電圧は、第１図の従来回路に於いては
１ステツプであつたのに対し、クロツクφ及び
の周期当り２個のステツプを有するものである。
第６図に示した如く、ステツプが２倍に増えてお
り、コンデンサ１３及び１１３の各々が容量値1/
２C₁を有するので第１図の回路の出力よりもより
小さな電圧増加量を示している。従つて、端子２
２を介して出力コンデンサ１４から得られる出力
電圧は、従来技術の回路から得られる出力電圧よ
りも一層滑らかであり、しかも同様な指数的波形
を維持している。この為に、本発明の回路におい
ては第１図の従来技術の回路よりもフイルター条
件が緩和されている。コンデンサ１４の電荷ポン
プ周波数は基本的に倍増されているので、入力端
子２３に印加される入力信号がA.C.信号である
場合には、従来技術の回路よりも量子化雑音の可
能性も又減少されている。

本発明の２重チヤンネルフイルターを使用した
場合に得られる別の利点としては、回路の電力散
逸を減少可能であるということである。再び第１
図を参照して説明すると、抵抗３１及び３２より
なる分圧器によつて基準電圧V_refを発生させる場
合には、この分圧器を通つて定電流が流れる。抵
抗３１の抵抗値はＲであり、MOSFETスイツチ
１１の抵抗はR_Qである。が高（即ち、スイツ
チ１１がオン）の間に、コンデンサ１３が完全に
電圧V_ref（約2.2時定数）に充電されない場合に
は、第１図の回路は適切に機能することはない。
コンデンサ１３の充電時定数は（Ｒ＋R_Q）C₁で
あるので、Ｒ又はC₁を減少させることによつて
時定数を減少させることが可能である。尚、R_Q
は極めて低く又製造工程に強く依存する。抵抗Ｒ
を減少させると電力消費が増加されて望ましくな
い。コンデンサ１３の容量値を減少することが可
能であるが、コンデンサ１３と１４の容量値の
比、即ちフイルター特性を所定の値に維持する為
にはコンデンサ１４の容量をも減少させることを
必要とする。しかしながら、コンデンサ１４の容
量値を減少させることは、寄生容量１５の影響を
より強くし、漏洩ノイズをより大きくし、
MOSFETスイツチ１２のオン・オフ操作に関連
してより多くのノイズが発生されるのでピツクオ
フノイズを増加させることとなる。

上記したような問題点は本発明回路を使用する
ことによつて解消可能である。再び第５図につき
説明すると、コンデンサ１３と１１３とは各々容
量値1/2C₁を有している。従つて、第１図の従来
回路のものと同じ値の抵抗３１を用いた場合、本
発明回路の各チヤンネルの時定数は1/2に減少さ
れる。従つて、コンデンサ１３及び１１３を充電
するのに要する時間は従来技術の回路に比べて減
少されており、電力消費を増加させることがなく
又出力電圧のノイズ成分を増加させることもな
い。

本発明では又従来技術の回路に比べてピツクオ
フノイズも減少されている。第１図に示した従来
回路に於いては、MOSFETスイツチ１２の寄生
コンデンサ１５がコンデンサ１４の電荷を劣化さ
せており、端子２２に得られる出力電圧を劣化さ
せていた。端子２１に印加されるφが論理状態高
と論理状態低の間をスイツチする時にコンデンサ
１５のコンデンサ効果が変化する。第５図の回路
に於いては、出力端子２２とφ及びの夫々との
間に接続されて２つの寄生コンデンサ１５及び１
１５が接続されて形成されている。従つて、出力
端子２２と論理状態高との間には常に１個の寄生
コンデンサが接続されており、又出力端子２２と
論理状態低との間には常に１個の寄生コンデンサ
が接続されている。これによつて、φ及びが論
理状態高と論理状態低との間をスイツチする場合
に寄生コンデンサに基づく出力端子２２上の出力
電圧に与える影響を効果的に取り除いており、従
つてピツクオフ効果を完全に除去している。

以上本発明の具体的実施の態様に付き詳細に説
明したが、本発明はこれら具体例に限定されるべ
きものではなく、本発明の技術的範囲を逸脱する
ことなく種々の変形例で可能なものである。

【図面の簡単な説明】

第１図は従来の単チヤンネルのデジタル的にス
イツチ動作されるコンデンサを有するフイルター
の回路図、第２図は第１図の回路を動作するのに
必要なクロツクパルスの説明図、第３図は第１図
の出力コンデンサに充電される電圧の時間的変化
を示したグラフ図、第４図は第１図のスイツチ動
作されるコンデンサを有するフイルター回路と等
価なRC回路の回路図、第５図は本発明に基づく
二重チヤンネルのデジタル的にスイツチ動作され
るコンデンサを有するフイルターの回路図、第６
図は第５図の回路のコンデンサ１４に蓄えられる
電圧の時間的変化を示したグラフ図、である。 １３，１４，１１３：コンデンサ、１１，１
２，１１１，１１２：MOSトランジスタスイツ
チ、２０，２１：節点、２２：出力端子、２３：
入力端子。

Claims (1)

1. 【特許請求の範囲】 １ 時間に関し指数的に変化する電圧を生成する
   方法において、 (a) 基準電圧を発生させ、 (b) 前記基準電圧を第１中間コンデンサ内にスト
   アさせ、 (c) 前記第１中間コンデンサを出力コンデンサに
   放電させ且つ同時的に前記基準電圧を前記第１
   中間コンデンサに対して並列的に接続された第
   ２中間コンデンサ内にストアさせ、 (d) 第２中間コンデンサを前記出力コンデンサへ
   放電させ且つ同時的に前記基準電圧を前記第１
   中間コンデンサ内にストアさせ、 (e) 上記ステツプ(c)及び(d)を交互に繰り返し実施
   して、前記出力コンデンサに略指数的に上昇す
   る電圧を発生させる方法。 ２ 二重チヤンネルデジタル的スイツチ動作コン
   デンサフイルタにおいて、基準電圧を受け取る為
   の入力端子が設けられており、出力端子が設けら
   れており、前記出力端子と接地との間に接続して
   出力コンデンサが設けられており、各々が入力リ
   ードと出力リードとを具備しており且つ並列接続
   された第１及び第２のスイツチ動作コンデンサ抵
   抗等価物が設けられており、前記スイツチ動作コ
   ンデンサ抵抗等価物の入力リードは前記入力端子
   に接続されており且つ前記スイツチ動作コンデン
   サ抵抗等価物の出力リードは前記出力端子に接続
   されており、且つ前記第１及び第２のスイツチ動
   作コンデンサ抵抗等価物の各々が、前記入力端子
   と２つのプレートを持つている中間格納コンデン
   サの第１プレートとの間に接続された第１スイツ
   チ手段と、尚前記中間格納コンデンサの他方のプ
   レートは接地接続されており、前記中間格納コン
   デンサの前記第１プレートと前記出力端子との間
   に接続された第２スイツチ手段と、を有してお
   り、前記第１スイツチ動作コンデンサ抵抗等価物
   の前記第１スイツチ手段及び前記第２スイツチ動
   作コンデンサ抵抗等価物の前記第２スイツチ手段
   は２つの非重畳型クロツクパルスの一方によつて
   制御され且つ前記第１スイツチ動作コンデンサ抵
   抗等価物の前記第２スイツチ手段及び前記第２ス
   イツチ動作コンデンサ抵抗等価物の前記第１スイ
   ツチ手段は前記２つの非重畳型クロツクパルスの
   他方によつて制御されることを特徴とするフイル
   タ。 ３ 特許請求の範囲第２項において、抵抗分圧器
   から発生された基準電圧が前記入力端子へ印加さ
   れることを特徴とするフイルタ。 ４ 特許請求の範囲第２項において、前記スイツ
   チ手段がMOS電界効果型トランジスタであるこ
   とを特徴とするフイルタ。 ５ 時間に関し指数的に変化する電圧を発生する
   構成体において、入力端子、出力端子、前記出力
   端子と接地との間に接続された出力コンデンサ、
   前記入力端子と前記出力端子との間に延在してお
   り第１中間節点を具備する第１導電経路、前記入
   力端子と前記第１中間節点との間に接続された第
   １スイツチ手段、前記出力端子と前記第１中間節
   点との間に接続された第２スイツチ手段、前記第
   １中間節点と接地との間に接続された第１中間コ
   ンデンサ、前記入力端子と前記出力端子との間に
   延在しており第２中間節点を具備する第２導電経
   路、前記入力端子と前記第２中間節点との間に接
   続された第３スイツチ手段、前記出力端子と前記
   第２中間節点との間に接続された第４スイツチ手
   段、前記第２中間節点と接地との間に接続された
   第２中間コンデンサ、を有しており、前記第１及
   び前記第４のスイツチ手段は２つの非重畳型クロ
   ツクパルスの一方によつて制御され且つ前記第２
   及び前記第３のスイツチ手段は前記２つの非重畳
   型クロツクパルスの他方によつて制御されること
   を特徴とする構成体。 ６ 特許請求の範囲第５項において、前記スイツ
   チ手段がMOS電界効果型トランジスタであるこ
   とを特徴とする構成体。