JPH063864B2 - スイツチトキヤパシタ回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はスイッチトキャパシタ回路に係り、特にモノリ
シックＩＣにおいて小面積で大きな容量比を実現できる
スイッチトキャパシタ回路に関する。

〔発明の技術的背景とその問題点〕

スイッチトキャパシタ回路は、精密なフィルタやＡ／Ｄ
変換器，Ｄ／Ａ変換器等をモノリシックＩＣで実現でき
ることから、近年広く使われるようになってきた。スイ
ッチトキャパシタ回路を特にフィルタへ応用する場合に
は、周波数特性を決めるために回路の時定数を予め定め
られた値に設定しておくことが必要である。

スイッチトキャパシタ回路はキャパシタの充放電をスイ
ッチで制御し、その出力をスイッチトキャパシタ積分器
等の次段回路へ転送するという基本構成を有する。この
場合、スイッチトキャパシタ回路とスイッチトキャパシ
タ積分器とで構成されるフィルタの時定数は、スイッチ
トキャパシタ回路におけるキャパシタと積分器における
キャパシタの容量値の比（以下、容量比という）と、ス
イッチの開閉周期との積で決まる。従って、スイッチの
開閉周期に比べてフィルタの遮断周波数の逆数（１／ｆ
ｃ）が大きい場合や、フィルタのＱ値が大きい場合に
は、この容量比が非常に大きくなることがある。

一方、製造上の制約により、モノリシックＩＣにおいて
チップ上のキャパシタを用いて実現できる容量比の精度
はキャパシタの値が小さいほど悪く、ある容量比に対し
て所定の精度を維持しようとすると、使用できるキャパ
シタの容量値の最小値（以下、この最小値のキャパシタ
を単位キャパシタという）が製造技術等に応じて決まっ
てしまう。従って、ある容量比を実現したい場合は、最
も容量値の小さいキャパシタを単位キャパシタとし、そ
のキャパシタと比を構成するキャパシタをその単位キャ
パシタの容量値を容量比倍した値とすることになる。こ
のような事情のため、従来は容量比の大きいスイッチト
キャパシタ回路を実現しようとすると、キャパシタの容
量値の総和（以下、総容量値という）が過大となってＩ
Ｃチップ上の占有面積が増大し、経済的に、また製造上
も好ましくない結果をもたらしていた。

この問題を解決するため、文献：昭和５６年度電子通信
学会情報・システム部門全国大会講演予稿集Ｓ１−５
「ＳＣＦにおける等価変換の一手法」に記載されている
ように、３個のキャパシタを梯子型に接続することによ
って等価的に容量比を増大する手法が提案されている。
すなわち、第８図に示すようにスイッチ２ａ，２ｄをオ
ン、スイッチ２ｃ，２ｂをオフとして梯子型キャパシタ
回路網における３個のキャパシタ３ａ〜３ｃ（容量値を
Ｃａ〜Ｃｃとする）に充電を行なった後、スイッチ２
ａ，２ｄをオフ、スイッチ２ｂ，２ｃ，２ｅをオンとし
てキャパシタ３ａ，３ｃの両端を短絡し、キャパシタ３
ｂの電荷のみを次段回路（例えばスイッチトキャパシタ
積分器）へ転送するのである。このようにすると、容量
比はスイッチトキャパシタ回路におけるキャパシタが１
個のみの場合の容量比のＣａ／（Ｃａ＋Ｃｂ＋Ｃｃ）倍
となり、同じ容量比を得るのに必要な総容量値は大幅に
減少する。

ところで、スイッチ２ａ〜２ｅは第９図に示す如くＭＯ
Ｓ ＦＥＴで構成するのが一般的であるが、ＭＯＳ Ｆ
ＥＴはゲートＧ，ドレインＤ，ソースＳ，バックゲート
Ｂ（基板）の各電極間に寄生容量Ｃgd，Ｃgs，Ｃdb，Ｃ
sbを持ち、これらがスイッチトキャパシタ回路に種々の
悪影響を与えるという問題がある。第１に、これらの寄
生容量は前記容量比の誤差要因となる。第２に、ゲート
Ｇに印加されるクロック信号が寄生容量Ｃgs，Ｃgdを通
してスイッチトキャパシタ回路内に漏れ込み、それがス
イッチトキャパシタ積分器のような次段回路においてス
イッチトキャパシタ回路と同じ周波数でサンプリングさ
れた場合、折返しにより元々存在しない直流分が発生
し、種々の不都合を生ずる。第３に、電源に重畳してい
る雑音（スイッチトキャパシタ回路の場合、スイッチを
制御するためのクロック信号発生回路が同一チップ上に
構成される関係上、電源からの雑音は非常に高い周波数
成分が含まれている）がバックゲートＢから寄生容量Ｃ
db，Ｃsbを通してスイッチトキャパシタ回路内に漏れ込
み、この雑音が信号帯域外の成分であっても、スイッチ
トキャパシタ回路内でサンプリングされると折返し効果
により信号帯域内の雑音成分に変換されてしまい、Ｓ／
Ｎを損ねる結果となる。

〔発明の目的〕

本発明は上記した従来の問題点に鑑みてなされたもの
で、総容量値を大きくすることなく大きな容量比が得ら
れ、しかもＭＯＳ ＦＥＴ等により構成されるスイッチ
の寄生容量の影響が少ないスイッチトキャパシタ回路を
提供することを目的とする。

〔発明の概要〕

本発明はこの目的を達成するため、入力端子と固定電位
点間に直列に接続され、互いに逆相で開閉制御される第
１，第２のスイッチと、出力端子と固定電位点間に接続
され、互いに逆相で開閉制御される第３，第４のスイッ
チと、前記第１，第２のスイッチの接続点と前記第３，
第４のスイッチの接続点との間に接続された少なくとも
２個の直列キャパシタおよびこれらキャパシタの接続点
と固定電位点との間に接続された少なくとも１個の並列
キャパシタとを有する梯子型キャパシタ回路網と、この
キャパシタ回路網における各キャパシタの共通接続点と
固定電位点との間に接続された高抵抗素子とを備えたこ
とを特徴とする。

〔発明の効果〕

本発明によれば、梯子型キャパシタ回路網で入力信号を
分圧した信号をスイッチトキャパシタ積分器等の次段回
路へ転送できるため、スイッチトキャパシタ回路内のキ
ャパシタが１つの場合に比べて総容量値を小さく抑えな
がら、容量比を等価的に大きくすることができる。

また、本発明に係るスイッチトキャパシタ回路において
は、梯子型キャパシタ回路網をＴ−π変換して考えるこ
とができ、それにより第１〜第４のスイッチの寄生容量
はスイッチトキャパシタ回路の動作上、実質的に無視す
ることが可能となる。従って、寄生容量の影響による容
量比の誤差や、寄生容量を通してのクロック信号あるい
は電源に重畳している雑音の混入といった問題が解決さ
れる。

さらに、本発明によれば梯子型キャパシタ回路網におけ
るキャパシタの共通接続点が高抵抗素子を通して固定電
位点に接続されていることにより、該梯子型キャパシタ
回路網がＴ−π変換可能な形態をなしているにもかかわ
らず、キャパシタの絶縁破壊のおそれはない。また、こ
の高抵抗素子は固定電位点から見てキャパシタと共に低
域通過フィルタを構成するので、固定電位点に広帯域に
わたる雑音が含まれているような場合でも、その雑音が
スイッチトキャパシタ回路に及ぼす影響は最小限に抑え
られるという利点を併せ持つ。

〔発明の実施例〕

第１図は本発明に係るスイッチトキャパシタ回路をスイ
ッチトキャパシタフィルタに適用した実施例を示すもの
である。第１図において、破線で囲んだ部分が本発明に
基づくスイッチトキャパシタ回路であり、入力端子１と
固定電位点（例えば接地点）との間に直列に接続された
第１，第２のスイッチ２ａ，２ｂと、出力端子４と固定
電位点（例えば接地点）との間に接続された第３，第４
のスイッチトキャパシタ２ｃ，２ｄと、第１，第２のス
イッチ２ａ，２ｂの接続点と第３，第４のスイッチ２
ｃ，２ｄの接続点との間に接続された直列キャパシタ３
ａ，３ｂと、直列キャパシタ３ａ，３ｂの接続点と固定
電位点（例えば接地点）との間に接続された並列キャパ
シタ３ｃとを主体として構成されている。キャパシタ３
ａ〜３ｂは、図のように梯子型（Ｔ型）キャパシタ回路
網を構成している。

ここで、第８図に示した従来回路で並列キャパシタ３ｃ
に並列に接続されていたスイッチ２ｅは、第１図では除
去されている。そして、キャパシタ３ａ〜３ｃの共通接
続点は高抵抗素子５を介して固定電位点（例えば正の電
源）６に接続されている。

スイッチトキャパシタ回路の出力端子４に得られる出力
は、演算増幅器７と積分用キャパシタ８とで構成される
スイッチトキャパシタ積分器を介してフィルタとしての
出力端子９に導かれる。

次に、このスイッチトキャパシタフィルタの動作を説明
する。スイッチ２ａ〜２ｄはそれぞれのブロック内に付
された記号φ，で示されるクロック信号により開閉制
御される。すなわち、クロック信号φ，は第２図に示
される如くＴなる周期を持つ互いに逆相の信号であり、
且つノンオーバーラップ期間Ｔ′を有する。クロック信
号φが“Ｈ”，クロック信号が“Ｌ”の場合、スイッ
チ２ａ，２ｄが閉じ、スイッチ２ｂ，２ｃが開くので、
入力信号電圧Ｖinがキャパシタ３ａ，３ｃ（それぞれの
容量値をＣａ，Ｃｃとする）によって分圧され、この分
圧された電圧によってキャパシタ３ｂ（容量値Ｃｂとす
る）が充電される。次に、クロック信号が“Ｈ”，ク
ロック信号φが“Ｌ”となって、スイッチ２ｂ，２ｃが
閉じ、スイッチ２ａ，２ｄが開くと、キャパシタ３ａの
電荷が放電され、同時にキャパシタ３ｂに充電されてい
た電荷が演算増幅器７の働きにより積分用キャパシタ８
へ転送される。

ところで、第１図中に示したスイッチトキャパシタ回路
における梯子型キャパシタ回路網は、第８図の従来回路
と異なりキャパシタ３ｃにスイッチ２ｅが接続されてい
ないため、Ｔ−π変換によって第３図に示すキャパシタ
３_P，３_Q，３_Rからなるπ型キャパシタ回路網に等価変
換できる。このとき、キャパシタ３_P，３_Q，３_Rの値を
それぞれＣ_P，Ｃ_Q，Ｃ_Rとすれば、次式の関係が成立
つ。

すなわち、このキャパシタ回路網において入力端子１か
らの信号Ｖinに基づく電荷の転送に寄与するキャパシタ
の容量値は、等価的にＣ_Qとなる。従って、第１図のス
イッチトキャパシタフィルタの伝達関数Ｈ（ｚ）は、 となる。但し、Ｚ＝ｅjwtであり、ωは入力信号Ｖinの
角周波数、またＣｏは積分用キャパシタの容量値であ
る。ここでＣ_Qは(2)式から明らかなように、実際に使用
されているキャパシタの容量値Ｃａ，Ｃｂ，Ｃｃのどれ
よりも小さな値となるから、容量比Ｃ_Q／Ｃｏ（フィル
タ係数）も大きな値にすることができる。これによりモ
ノリシックＩＣ化した場合、占有チップ面積が少なくて
済み、製造上および経済的にも有利となる。

さらに、第３図から明らかな如く、新たに生じた寄生容
量３_P，３_Rは、スイッチ２ａ，２ｃが低インピーダンス
点あるいは仮想接地点に接続されている限り、電荷転送
動作において無視することができ、従ってこれらの寄生
容量が容量比Ｃ_Q／Ｃｏに与える誤差も無視できる。何
故なら、第１図においてスイッチトキャパシタ回路を第
３図に置換えて考えると、スイッチ２ａ，２ｄが閉じ、
スイッチ２ｂ，２ｃが開いている第１の状態において
は、キャパシタ３_Rは充電されることすらなく、キャパ
シタ３_P，３_Qのみが入力信号Ｖinの電圧まで充電される
が、スイッチ２ａ，２ｄが開き、スイッチ２ｂ，２ｃが
閉じている状態においては、先に充電されたキャパシタ
３_Pが放電され、積分用キャパシタ８へ転送される電荷
は、第１の状態においてキャパシタ３_Qに充電されてい
た電荷のみとなるからである。

第８図に示した従来回路では、スイッチ２ｅの存在のた
め、このようなＴ−π変換ができず、スイッチ２ｅの寄
生容量の影響が残るという問題があったが、本発明に基
づく第１図の構成によればスイッチ２ａ〜２ｄの寄生容
量の影響がなくなるので、Ｓ／Ｎの劣化等を伴なわず
に、容量比を大きくすることができるのである。

一方、キャパシタ３ｃに接続されていたスイッチ（第８
図の２ｅ）を除去すると、キャパシタ３ａ〜３ｃの共通
接続点の電位が浮いてしまい、該共通接続点の電極配置
や、キャパシタを構成する誘電体等の問題でキャパシタ
３ａ〜３ｃが絶縁破壊を起こす可能性が生ずる。この問
題を解決するため、本発明では第１図に示したようにキ
ャパシタ３ａ〜３ｃの共通接続点と固定電位点６との間
に高抵抗素子５を接続して、この共通接続点の直流電位
を固定している。ここで、高抵抗素子５の抵抗値は次の
ように決定すればよい。すなわち、キャパシタ３ａ〜３
ｃの共通接続点は他の部分と接続されていないので、電
荷保存則によりその電荷は不変である。従って、第１図
から第３図への等価変換ができたことを考えると、キャ
パシタ２ａ〜２ｃの共通接続点の持つ容量と高抵抗素子
５との時定数がスイッチ２ａ〜２ｄの開閉周期Ｔよりも
十分に長くなるように高抵抗素子５の値を定めれば、こ
の高抵抗素子５による動作上の悪影響はない。

第４図は第１図を具体化した一例であり。高抵抗素子５
としてｐｎ接合ダイオード１０を使用している。この場
合、固定電位点６は正の電源であり、ダイオード１０は
図のようにキャパシタ３ａ〜３ｃの共通接続点にアノー
ド側を接続し、固定電位点６にカソード側を接続してい
る。この構成によると、なんらかの理由でキャパシタ３
ａ〜３ｃの共通接続点に正の電荷が蓄積して、その電位
が固定電位点６の電位以上になったとすると、ダイオー
ド１０が順バイアスとなってそれ以上の電荷の蓄積を妨
げる結果、キャパシタ３ａ〜３ｃを絶縁破壊から保護す
る。電荷の出入りがほとんど無い場合は、ダイオード１
０はほとんど零バイアスになるから、非常に高い抵抗を
示し、スイッチトキャパシタの動作に悪影響を与えな
い。即ち、この高抵抗状態での抵抗値は容易に１０¹²Ω
程度以上にすることができるから、モノリシックＩＣ化
したスイッチトキャパシタ回路の実際の容量値が１０
^-12Ｆ程度であることを考慮すると、時定数は１０°sec
程度となり、現在多く使用されているクロック信号周波
数１０⁴〜１０⁶Hzに対して十分無視できる程度の時定数
となる。

また、このように高抵抗素子５（ダイオード１０）を設
けると、該高抵抗素子５とキャパシタ３ａ〜３ｃとが固
定電位点６を入力端とし、キャパシタ３ａ〜３ｃの共通
接続点を出力端とする上記時定数を有した低域通過フィ
ルタを構成する。このため、仮に固定電位点６に広い周
波数帯域にわたる雑音が混入してしたとしても、従来の
如き折返し効果は発生せず、この低域通過フィルタ作用
によって該雑音のうち非常に低い周波数成分のみが影響
を与えるに止まるという利点を有する。

なお、第１図，第４図では高抵抗素子５（ダイオード１
０）が１個の場合を示したが、第５図に示すようにキャ
パシタ３ａ〜３ｃの共通接続点を複数の高抵抗素子５
ａ，５ｂを介して、極性または大きさの相異なる固定電
位点６ａ，６ｂに接続しても同様の効果が得られる。

第５図は本発明のさらに別の実施例を示すもので、梯子
型キャパシタ回路網を３個の直列キャパシタ３ａ，３
ｂ，３ｄと、２個の並列キャパシタ３ｃ，３ｅとで構成
し、さらにキャパシタ３ａ，３ｂ，３ｃの共通接続点お
よびキャパシタ３ｂ，３ｄ，３ｅの共通接続点をそれぞ
れ高抵抗素子５ｍ，５ｎを介して固定電位点６ｍ，６ｎ
に接続している。

第６図のスイッチトキャパシタ回路における梯子型キャ
パシタ回路網のうちのキャパシタ３ａ〜３ｃについて、
前述と同様にＴ−π変換を施すと、第７図（ａ）に示す
等価回路となる。第７図（ａ）においてキャパシタ
３_P，３_Q，３_Rはキャパシタ３ａ〜３ｃがＴ−π変換さ
れたものである。さらに、第７図（ａ）におけるキャパ
シタ３_Q，キャパシタ３_Rと３ｅとを並列にしたもの、お
よびキャパシタ３ｄに対して再びＴ−π変換を行なう
と、第６図（ｂ）に示す等価回路が得られる。この第６
図（ｂ）の回路は第３図と同じ形であるから、同様に寄
生容量の影響を受け難い回路となっている。

以下、同様にして梯子型キャパシタ回路網をより多段に
して行くことにより、順次大きな容量比が実現されるこ
とは、以上の説明から明らかである。

なお、本発明はその他要旨を逸脱しない範囲で種々変形
して実施することが可能であり、例えばスイッチ２ｃ，
２ｄの開閉のための制御クロック信号をそれぞれφ，φ
に変更した反転積分器によるスイッチトキャパシタフィ
ルタも同様に本発明を適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るスイッチトキャパシタ
回路の回路図、第２図はスイッチトキャパシタ回路にお
けるスイッチの制御クロック信号の一例を示すタイムチ
ャート、第３図は第１図におけるスイッチトキャパシタ
回路中の梯子型キャパシタ回路網をＴ−π変換した等価
回路を示す図、第４図は第１図をより具体化した回路
図、第５図は本発明の他の実施例の要部のみを示す回路
図、第６図は本発明のさらに別の実施例の要部のみを示
す回路図、第７図（ａ）（ｂ）は第６図の実施例の動作
を説明するための等価回路図、第８図は従来のスイッチ
トキャパシタ回路の一例を示す回路図、第９図はスイッ
チトキャパシタにおけるスイッチとして使用されるＭＯ
Ｓ ＦＥＴの寄生容量を説明するための図である。 １…入力端子、２ａ〜２ｄ…スイッチ、３ａ〜３ｃ…キ
ャパシタ、４…出力端子、５，５ａ，５ｂ，５ｍ，５ｎ
…高抵抗素子、６，６ａ，６ｂ，６ｍ，６ｎ…固定電位
点、７…演算増幅器、８…積分用キャパシタ、９…フィ
ルタ出力端子、１０…ｐｎ接合ダイオード。

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力端子と固定電位点間に直列に接続さ
   れ、互いに逆相で開閉制御される第１，第２のスイッチ
   と、出力端子と固定電位点間に接続され、互いに逆相で
   開閉制御される第３，第４のスイッチと、前記第１，第
   ２のスイッチの接続点と前記第３，第４のスイッチの接
   続点との間に接続された少なくとも２個の直列キャパシ
   タおよびこれらキャパシタの接続点と固定電位点との間
   に接続された少なくとも１個の並列キャパシタとを有す
   る梯子型キャパシタ回路網と、このキャパシタ回路網に
   おける各キャパシタの共通接続点と固定電位点との間に
   接続された高抵抗素子とを備えたことを特徴とするスイ
   ッチトキャパシタ回路。
2. 【請求項２】前記高抵抗素子はｐｎ接合ダイオードであ
   ることを特徴とする特許請求の範囲第１項記載のスイッ
   チトキャパシタ回路。