JPS6041810A - アクティブ・ロ−パス・フィルタ - Google Patents
アクティブ・ロ−パス・フィルタInfo
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- JPS6041810A JPS6041810A JP14997583A JP14997583A JPS6041810A JP S6041810 A JPS6041810 A JP S6041810A JP 14997583 A JP14997583 A JP 14997583A JP 14997583 A JP14997583 A JP 14997583A JP S6041810 A JPS6041810 A JP S6041810A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は全素子を同−半ｉ′ｉ体基板上に集積したアク
ディプ・ローノぞス・フィルタに関するものであシ、特
に取り扱う信号の帯域外の高周波成分を抑圧し、集積回
路自体の出力でのＳ／Ｎなどの特性をよくするために使
用されるものである。
ディプ・ローノぞス・フィルタに関するものであシ、特
に取り扱う信号の帯域外の高周波成分を抑圧し、集積回
路自体の出力でのＳ／Ｎなどの特性をよくするために使
用されるものである。
第１図は従来のアクティブ・ローパス・フィルタ（２次
）の例である。構成槻累は抵抗ＲＡ。
）の例である。構成槻累は抵抗ＲＡ。
ＲＢ＋容ｆｉ″ｔ、 ｃＡ、 ｃＢ、利得が＋にの演幻
増幅器（１）で、■ＩＮ１ ＆−：Ｊ、信号入力端、ｖ
ｏＵＴｌは信号出力端である。
増幅器（１）で、■ＩＮ１ ＆−：Ｊ、信号入力端、ｖ
ｏＵＴｌは信号出力端である。
伝速関数は
但しＨ＝に、ω。＝１／ガＷＷ硼市
通常Ｒ，Ｃの許容偏差が大きいのでに＝＝＝＝１でｆ・
１−用する。この時オペアンプは？ルテージフォロアと
して使用する。
１−用する。この時オペアンプは？ルテージフォロアと
して使用する。
第２図は従来のスイッチド・キャパシタ・フィルタによ
）構成した２次ロー・マス・フィルタのし１］である。
）構成した２次ロー・マス・フィルタのし１］である。
構成要素はアナログスイッチ１１１゜１２１〜７１６
ｒ １２６ ＋ｋｌｔＣＨ＋Ｃ１１＋Ｃ＋２＋０２□＋
Ｃ１＋ Ｃ２，演算増幅器（オペアンプ）１２゜１３
、アナログ接地１４である。伝達関数はしｌ ところで一般にローパス・フィルタをつくる場合、イン
ダクタンスＬ１キャノ々シクンスＣ１抵抗Ｉｔをつかっ
ていた。これにはＬとしてコイルを使用する必少がある
。ＩＣ化を行う場合しは使用できｉいのでこのコイル分
りを取り除くことを考えてアクティブ・ローパス・フィ
ルタが考案された。アクティブ・ローパス・フィルタは
外部電源は必要であるが、Ｉ’ｔ、Ｃとオにアンプによ
る構成でつくることができる。このアクティブ・ローパ
ス・フィルタではオペアンプが本質的な働きをしており
、第１図の容−Ｍ、Ｃ八を通じて正帰還をかけ、（０式
の特性を実現している。アクティブ・ローパス・フィル
タでにし増幅素子の使い方で色々な構成方法がｎ」能で
あり、回路を定めても多くの自由度がある。アクディプ
・ローパス・フィルタは通常、モノリシック化すること
は姉、シく、ハイブリッドＩＣ（集積回路）で実現され
る場合が多い。
ｒ １２６ ＋ｋｌｔＣＨ＋Ｃ１１＋Ｃ＋２＋０２□＋
Ｃ１＋ Ｃ２，演算増幅器（オペアンプ）１２゜１３
、アナログ接地１４である。伝達関数はしｌ ところで一般にローパス・フィルタをつくる場合、イン
ダクタンスＬ１キャノ々シクンスＣ１抵抗Ｉｔをつかっ
ていた。これにはＬとしてコイルを使用する必少がある
。ＩＣ化を行う場合しは使用できｉいのでこのコイル分
りを取り除くことを考えてアクティブ・ローパス・フィ
ルタが考案された。アクティブ・ローパス・フィルタは
外部電源は必要であるが、Ｉ’ｔ、Ｃとオにアンプによ
る構成でつくることができる。このアクティブ・ローパ
ス・フィルタではオペアンプが本質的な働きをしており
、第１図の容−Ｍ、Ｃ八を通じて正帰還をかけ、（０式
の特性を実現している。アクティブ・ローパス・フィル
タでにし増幅素子の使い方で色々な構成方法がｎ」能で
あり、回路を定めても多くの自由度がある。アクディプ
・ローパス・フィルタは通常、モノリシック化すること
は姉、シく、ハイブリッドＩＣ（集積回路）で実現され
る場合が多い。
スイ、チド・キャパシタ・フィルタは近年実用化され始
めた技術であり、ＭＯ８容ｊｊｌ、’ 、 アナログス
イッチ、オペアンプの組み合わせによりイ）リー成され
る。スイッチト・キナ／９シク・フィルタでは、アナロ
グスイッチ１１．．１２．〜１１６゜１２６をオーバー
ラツプのないクロックで切り替えて抵抗と等価な働きを
させている。スイソチト・キャパシタ・フィルタは容量
比とクロック周波数のみで帯域が決まる。スイッチト・
キャ／ぐシタ・フィルタの構成要素は従来のＭｆ）ＳＬ
ＳＩ技術を使って実現できるため、モノリシック化する
ことができる。
めた技術であり、ＭＯ８容ｊｊｌ、’ 、 アナログス
イッチ、オペアンプの組み合わせによりイ）リー成され
る。スイッチト・キナ／９シク・フィルタでは、アナロ
グスイッチ１１．．１２．〜１１６゜１２６をオーバー
ラツプのないクロックで切り替えて抵抗と等価な働きを
させている。スイソチト・キャパシタ・フィルタは容量
比とクロック周波数のみで帯域が決まる。スイッチト・
キャ／ぐシタ・フィルタの構成要素は従来のＭｆ）ＳＬ
ＳＩ技術を使って実現できるため、モノリシック化する
ことができる。
ところが第１図のアクティブ・ローパス・フィルタは、
オペアンプの動作周波数Ｑ四が限られているため、これ
を使って構成されているアクティブ・ロニパス・フィル
タについても動作周波数範囲は限られる。
オペアンプの動作周波数Ｑ四が限られているため、これ
を使って構成されているアクティブ・ロニパス・フィル
タについても動作周波数範囲は限られる。
スイッチト・キャノぐシタ・フィルタは、モノリシック
にして帯域の精度がとれるという点ではアクティブ・ロ
ーパス・フィルタよシ優れているが、これもまたアクテ
ィブ・ローノｅス・フィルタと同様にオペアンプの動作
周波数範囲が限られており、例えばビデオイｆ７のイム
号を取シ扱う場合などは、ローパス・フィルタを＋：Ｉ
ｊ Ｊｂ、 スルことはかな９５−（、シい。
にして帯域の精度がとれるという点ではアクティブ・ロ
ーパス・フィルタよシ優れているが、これもまたアクテ
ィブ・ローノｅス・フィルタと同様にオペアンプの動作
周波数範囲が限られており、例えばビデオイｆ７のイム
号を取シ扱う場合などは、ローパス・フィルタを＋：Ｉ
ｊ Ｊｂ、 スルことはかな９５−（、シい。
また双方とも演算ｙ１・ｆ’ｉ’Ｍ器を使うことにより
回路的に覆雑となり、チンプサイズ的にも太きくなる。
回路的に覆雑となり、チンプサイズ的にも太きくなる。
更にアクティブ・ローパス・フィルタでは適用する回路
のＭｉ＋段の出力インピーダンスによυ遮断周波数が変
わるので不都合が生じる。
のＭｉ＋段の出力インピーダンスによυ遮断周波数が変
わるので不都合が生じる。
本発明は上記実情に鑑みてなされたもので、遮断周波数
が１００ ｋＨ，以上のような比較的高周波帯で動作可
能なアクティブ・ローパス・フィルタを提供しようとす
るものである。また例えばビデオ帯のアナログ信号を取
り扱うような各種用途の信号処理用ＩＣにおいて帯域外
の様々な高周波成分を抑圧し、線形性、Ｓ／Ｎ、周波数
特性、位相特性のよい出力信号をＩＣＣ１０取り出せる
ようにするため、より小さな面積で上記ＩＣ内に共に内
蔵できるアクティブ・ローパス・フィルタを提供するも
のであ。
が１００ ｋＨ，以上のような比較的高周波帯で動作可
能なアクティブ・ローパス・フィルタを提供しようとす
るものである。また例えばビデオ帯のアナログ信号を取
り扱うような各種用途の信号処理用ＩＣにおいて帯域外
の様々な高周波成分を抑圧し、線形性、Ｓ／Ｎ、周波数
特性、位相特性のよい出力信号をＩＣＣ１０取り出せる
ようにするため、より小さな面積で上記ＩＣ内に共に内
蔵できるアクティブ・ローパス・フィルタを提供するも
のであ。
本発明では、ビデオ帯のような比較的高周波帯で使用可
能なアクティブ・ローノξス・フィルタとするだめ、従
来増幅器として演算増１ｌｑＡ器を使用していたものを
、ＦＦ、Ｔによるソースフォロア或いはこれと同じ機能
をもつ構成にょシ実現した。ソースフォロアは帯域を数
十へ１Ｈ２以上にすることが可能でアシ、利得も略ｏ９
倍以上にすることができる。丑だ抵抗成分や容量成分は
上記ＰＥＴを形成する現状のＭＯ３ＬＳＩ技術と同じも
のを使って実現することができる。更ぐこアクティブ・
ローパス・フィルりの入力は、ソースフォロア或いはこ
れと同じ機能をもつ（７モ成を介して行なうようにし、
このソースフォロアも常にアクティブ・ロー・ぞス・フ
ィルタの構成要素とする。これによ）絶縁ダートで入力
部を高インピーダンス化できるから、アクティブ・ロー
パス・フィルタ以前に配置する回路系の出力インピーダ
ンスに係わりなく、アクティブ・ローノＰス・フ、イル
タの帯域を常に一定に設定できる。
能なアクティブ・ローノξス・フィルタとするだめ、従
来増幅器として演算増１ｌｑＡ器を使用していたものを
、ＦＦ、Ｔによるソースフォロア或いはこれと同じ機能
をもつ構成にょシ実現した。ソースフォロアは帯域を数
十へ１Ｈ２以上にすることが可能でアシ、利得も略ｏ９
倍以上にすることができる。丑だ抵抗成分や容量成分は
上記ＰＥＴを形成する現状のＭＯ３ＬＳＩ技術と同じも
のを使って実現することができる。更ぐこアクティブ・
ローパス・フィルりの入力は、ソースフォロア或いはこ
れと同じ機能をもつ（７モ成を介して行なうようにし、
このソースフォロアも常にアクティブ・ロー・ぞス・フ
ィルタの構成要素とする。これによ）絶縁ダートで入力
部を高インピーダンス化できるから、アクティブ・ロー
パス・フィルタ以前に配置する回路系の出力インピーダ
ンスに係わりなく、アクティブ・ローノＰス・フ、イル
タの帯域を常に一定に設定できる。
壕だ高周波領域で９作させることができるソースフォロ
アをつかったアクティブ・ローパス・フィルタを構成す
れば、全素子は同一半導体基板上に形成できるし、かつ
谷素子の重性をよくそろえることができる。
アをつかったアクティブ・ローパス・フィルタを構成す
れば、全素子は同一半導体基板上に形成できるし、かつ
谷素子の重性をよくそろえることができる。
以下図面を参照して本発明の一実施例を説明する。第３
図に示される２次アクティブ・ローパス・フィルタは、
ドレインが電源■ＤＤに、ケ゛−１・が（ｔｊ号入力端
２）に接続されたＦＥＴ ２２を設け、１個以上のＦＥ
Ｔで構成され一端が７（１、源ｖＲ５に接続され他端が
ＦＦ、’ｒ ２２のソースに７ｐ ９．３Ｅされた定電
流的動作を行なう回路系２３を設ける。一端がＦＥＴ２
２のソースと回路系２３のｌｊ＋４との間に接続された
抵抗Ｉｔ′Ａを設け、とのＩｌ、！： ＪＪ″；Ｂ／Ａ
の他端に一端が接続された抵抗］ＩＢを設け、この抵抗
ＲＢの他端と電源■８８との間に接続づれた容’ｆｊｋ
ｃＢを設ける。抵抗ＲＢと容量ＣＢの４；’！、統点が
ケ８−トに接続され、ドレインが電源ＶＤゎに接Ｅｒ１
ｒされ九ＦＥＴ ２４を設け、１個以上のＦＥＴで揚′
成され一端が電源ｖｓｓに接続されだ定電流的動作を行
なう回路系２５を設け、ＦＥ’ｌ’ ２４のソースと回
路系２５の接続点を信号出力端２６ ｉＩ′ｃ４．”、
、 続。
図に示される２次アクティブ・ローパス・フィルタは、
ドレインが電源■ＤＤに、ケ゛−１・が（ｔｊ号入力端
２）に接続されたＦＥＴ ２２を設け、１個以上のＦＥ
Ｔで構成され一端が７（１、源ｖＲ５に接続され他端が
ＦＦ、’ｒ ２２のソースに７ｐ ９．３Ｅされた定電
流的動作を行なう回路系２３を設ける。一端がＦＥＴ２
２のソースと回路系２３のｌｊ＋４との間に接続された
抵抗Ｉｔ′Ａを設け、とのＩｌ、！： ＪＪ″；Ｂ／Ａ
の他端に一端が接続された抵抗］ＩＢを設け、この抵抗
ＲＢの他端と電源■８８との間に接続づれた容’ｆｊｋ
ｃＢを設ける。抵抗ＲＢと容量ＣＢの４；’！、統点が
ケ８−トに接続され、ドレインが電源ＶＤゎに接Ｅｒ１
ｒされ九ＦＥＴ ２４を設け、１個以上のＦＥＴで揚′
成され一端が電源ｖｓｓに接続されだ定電流的動作を行
なう回路系２５を設け、ＦＥ’ｌ’ ２４のソースと回
路系２５の接続点を信号出力端２６ ｉＩ′ｃ４．”、
、 続。
し、容量６人の一端を出力端２６に接糺し、容、１．）
ＣＡの他端を抵抗Ｒ／Ａ Ｉ ＲＢ間に接続する。第３
１ヌ１の各素子は同一半導体基板上に集積化する。
ＣＡの他端を抵抗Ｒ／Ａ Ｉ ＲＢ間に接続する。第３
１ヌ１の各素子は同一半導体基板上に集積化する。
第４図に示される３次アクティブ・ローパス・フィルタ
は、第３図の構成に抵抗Ｒｃ＋容量ＣＣを加え、同一半
導体基板上に集積化したものである。即ちＦＥＴ ２２
のソースと回路系２３間と抵抗ＲＡ間に抵抗ＲＣを介挿
し、抵抗ＲＣｒ ＲＡ間と電源Ｙ８ｓとの間に容量ＣＣ
を接続したものである。
は、第３図の構成に抵抗Ｒｃ＋容量ＣＣを加え、同一半
導体基板上に集積化したものである。即ちＦＥＴ ２２
のソースと回路系２３間と抵抗ＲＡ間に抵抗ＲＣを介挿
し、抵抗ＲＣｒ ＲＡ間と電源Ｙ８ｓとの間に容量ＣＣ
を接続したものである。
第３図の構成の伝達関数はほぼ（１）式で表わされる。
即ち
■１Ｎ３■１Ｎ１
但しＲＡ＝ Ｒ’Ａ ＋ Ｚ □で、Ｚｏは初段ソース
フォロアの出力インピーダンスである。
フォロアの出力インピーダンスである。
第４図のイ１７）成の伝達関数はぼｅま次式となる。
但し
ωａωａ ＝ ＲＪｔｌＪＬＣＡＣｎＣｃ１／ωＸ＋１
／ＧＩａωｏＱ＝Ｃ＊ＣｎＲｎ（Ｒ＊＋Ｒｃ）−＋ＣＢ
Ｃ，２１１（１−”）＋ＲＣｃｌ／ωａ＋１／ω０Ｑ＝
ＣＢ（ＲＡ＋ＲＢ＋Ｒ）＋ＣＡＲＡ（１−１０＋ＲＣｃ
Ｒ＝Ｒｃ＋Ｚ。
／ＧＩａωｏＱ＝Ｃ＊ＣｎＲｎ（Ｒ＊＋Ｒｃ）−＋ＣＢ
Ｃ，２１１（１−”）＋ＲＣｃｌ／ωａ＋１／ω０Ｑ＝
ＣＢ（ＲＡ＋ＲＢ＋Ｒ）＋ＣＡＲＡ（１−１０＋ＲＣｃ
Ｒ＝Ｒｃ＋Ｚ。
ＦＥＴ２２．２４はエンハンスメント型でモ。
デプレッション型でもよい。これら２つのソースフォロ
アのうち片側まだは両側にデプレッション型ＦＥＴを使
用することにより、アクティブ・ローパス・フィルタの
入出力での動作点をｔｔ ？７ｉ等しく設定することが
できる。これによると、信号処理の中間の過程で任意の
位Ｉ６に本発明のアクティブ・ロー・ぐス・フィルタを
挿入することができる利点を生じる。更に本発明のアク
ティブ・ローパス・フィルタを複数個直列接続しても、
入出力での動作点ケはぼ等しく設定でき都合がよい。
アのうち片側まだは両側にデプレッション型ＦＥＴを使
用することにより、アクティブ・ローパス・フィルタの
入出力での動作点をｔｔ ？７ｉ等しく設定することが
できる。これによると、信号処理の中間の過程で任意の
位Ｉ６に本発明のアクティブ・ロー・ぐス・フィルタを
挿入することができる利点を生じる。更に本発明のアク
ティブ・ローパス・フィルタを複数個直列接続しても、
入出力での動作点ケはぼ等しく設定でき都合がよい。
定電流的動作を行なう回路系２３，２５１Ｊ、エンハン
スメント型、デプレッション型のＭＯ８ＦＥ’ｒを単独
或いは抜数個使用した様々の（１＝￥成が可能である。
スメント型、デプレッション型のＭＯ８ＦＥ’ｒを単独
或いは抜数個使用した様々の（１＝￥成が可能である。
抵抗成分はポリシリコン抵抗、拡散抵抗、イオンインシ
ランチージョン抵抗−やエンノ・ンスメン） Ｗ ＭＯ
ＳＦＥＴ、デプレッションｇＭＯ３ＦＥＴなど及びこれ
らの組み合わせによ、！Ｉｌｌ ４’ｉ’ｆｆ成できる
。
ランチージョン抵抗−やエンノ・ンスメン） Ｗ ＭＯ
ＳＦＥＴ、デプレッションｇＭＯ３ＦＥＴなど及びこれ
らの組み合わせによ、！Ｉｌｌ ４’ｉ’ｆｆ成できる
。
容量成分は例えばダブルポリシリコンのプロセスであれ
ば、第１層目のポリシリコンと第２層目のポリシリコン
による容量、ＭＯＳＦＥＴ のダート容量その他ポリシ
リコンの基板に対する容量など及びこれらの組み合わせ
により構成することができる。
ば、第１層目のポリシリコンと第２層目のポリシリコン
による容量、ＭＯＳＦＥＴ のダート容量その他ポリシ
リコンの基板に対する容量など及びこれらの組み合わせ
により構成することができる。
アクティブ・ローｉ９ス・フィルタの各定数を決定する
方法は、例えば次のようにすればよい。
方法は、例えば次のようにすればよい。
通常行なわれているアクティブ・ローパス・フィルタの
定数の設定法に基づいて各Ｃ，Ｒの値を決定する。その
後これらの集積回路上のパターンを考えて寄生容量（ミ
ラー容量、配線容量その他）を児つもり、これらの値を
考慮した計算機シミュレーションを行なうことにより、
最終的な構成を決定する。
定数の設定法に基づいて各Ｃ，Ｒの値を決定する。その
後これらの集積回路上のパターンを考えて寄生容量（ミ
ラー容量、配線容量その他）を児つもり、これらの値を
考慮した計算機シミュレーションを行なうことにより、
最終的な構成を決定する。
本アクティブ・ローノぐス・フィルタの遮断周波数のば
らつきの主因は以下のものが考えられる。
らつきの主因は以下のものが考えられる。
（イ）各ＭＯ８ＦＥＴのしきい値
（ロ）各容量を形成する酸化膜厚
（ハ）各構成成分の・ぐターン仕上り寸法。
まだ本アクティブ・ローパス・フィルタを使ってアナロ
グ信号処理を行なう場合、位相特性（遅延特性）の良い
ものが必要となるときは、定数の設定に際しバターワー
ス形の設剖を行なう必要がある。本アクティブ・ロー・
ぐス・フィルタの］”Ｅ’Ｉ’ ２４ 、回路系２５に
より構成てれているソースフォロアの出力インピーダン
スＺｌは低い値であることが要求される。しかしながら
トータル・パワーの兼ね合いで、ある程度寸でしか下げ
られない場合に−１、シミュレーションによりその点も
考慮し、誤差をより少なくすることができる。
グ信号処理を行なう場合、位相特性（遅延特性）の良い
ものが必要となるときは、定数の設定に際しバターワー
ス形の設剖を行なう必要がある。本アクティブ・ロー・
ぐス・フィルタの］”Ｅ’Ｉ’ ２４ 、回路系２５に
より構成てれているソースフォロアの出力インピーダン
スＺｌは低い値であることが要求される。しかしながら
トータル・パワーの兼ね合いで、ある程度寸でしか下げ
られない場合に−１、シミュレーションによりその点も
考慮し、誤差をより少なくすることができる。
第５図は電荷移送素子（ＣＴＩ）という）の出力信号処
理系に、本発明のアクティブ・ローノ′Ｐ、７．・フィ
ルタ（３次バターワース型）を取り入れたものである。
理系に、本発明のアクティブ・ローノ′Ｐ、７．・フィ
ルタ（３次バターワース型）を取り入れたものである。
ＣＴＤは本来サンプリング素子であり、フローティング
拡散出力方式のフロー７゛イング拡散３１に、転送りロ
ックによりサンプリングされている出力信号が取り出さ
れる。フローティングケ゛−ト方式でも同様の信号が出
力される。この信号はＦＥＴ ３２ 、３３により、レ
ベルシフト、インピーダンス変換が行なわれ、ダート端
子３５に加えられているサンシリング／Ｃ／ｌ／ 、ｔ
、 、ＦＥＴ ３４ 、 容量３７にてザンプルホール
ドされ、更にインバータアンプ３６で信号増幅が行なわ
れる。この時点でも、まだクロック成分が完全に取り切
れていない場合が多く、とのまｔ （Ｑ号処理されて出
力されると外部にクロック成分を取るだめのローパス・
フィルタを取り伺ける必要がある。ところが第５図の如
くアクティブ・ローパス・フィルタ３８をＩＣで内蔵す
ることによ）、はとんど実用可能なレベルまでクロック
成分を抑圧することができる。なお本アクティブ・ロー
ノ々ス・フィルタにおいて抵抗値はデルッション型ＭＯ
３Ｆ’ＥＴで、容量値はダート容量で形成している。本
プロセスでは、他の抵抗、容量素子を使う場合に比べて
本組み合わせを使うことにより、最も精度よくかつ小面
積で実現できる。例えばＣＴＤによるテレビジョン信号
用遅延線に°水回路を応用した場合、帯域約４ ＭＨｚ
１ＣＴＤの転送りロック３ ｆｓｃ−１，０，７４Ｍ
Ｈｚとすると、約４ＭＩ（ｚに部所周波数をもつような
ローパス・フィルタを設計すればよい。Ａ・回路におい
ては、位相変動による群遅延が発生するとテレビジョン
の色に悪影響をおよばずので、アクティブ・ローノ々ス
・フィルタはバク−ワース型にする必要がある。また電
源電圧が下がってきたとき、アクティブ・ローノ々ス・
フィルタ３８に使われているソースフォロア２段（ＦＥ
Ｔ ２２．２３によるものとＦＥＴ ２４ 、２５によ
るもの）による直流レベルの降下が間Ｒｑとなるので、
ＦＥＴ 、？ 、？にデゾレッション型をイＨ４うこと
により、回路点３９と２６で略等しい直流レベルがイ４
ｊられるようにしである。勿論（６号の線形性が良くな
らなくてはいけないので、両ソースフォロアの飽和動作
が保障されるようなディメンジョンの設定をしである。
拡散出力方式のフロー７゛イング拡散３１に、転送りロ
ックによりサンプリングされている出力信号が取り出さ
れる。フローティングケ゛−ト方式でも同様の信号が出
力される。この信号はＦＥＴ ３２ 、３３により、レ
ベルシフト、インピーダンス変換が行なわれ、ダート端
子３５に加えられているサンシリング／Ｃ／ｌ／ 、ｔ
、 、ＦＥＴ ３４ 、 容量３７にてザンプルホール
ドされ、更にインバータアンプ３６で信号増幅が行なわ
れる。この時点でも、まだクロック成分が完全に取り切
れていない場合が多く、とのまｔ （Ｑ号処理されて出
力されると外部にクロック成分を取るだめのローパス・
フィルタを取り伺ける必要がある。ところが第５図の如
くアクティブ・ローパス・フィルタ３８をＩＣで内蔵す
ることによ）、はとんど実用可能なレベルまでクロック
成分を抑圧することができる。なお本アクティブ・ロー
ノ々ス・フィルタにおいて抵抗値はデルッション型ＭＯ
３Ｆ’ＥＴで、容量値はダート容量で形成している。本
プロセスでは、他の抵抗、容量素子を使う場合に比べて
本組み合わせを使うことにより、最も精度よくかつ小面
積で実現できる。例えばＣＴＤによるテレビジョン信号
用遅延線に°水回路を応用した場合、帯域約４ ＭＨｚ
１ＣＴＤの転送りロック３ ｆｓｃ−１，０，７４Ｍ
Ｈｚとすると、約４ＭＩ（ｚに部所周波数をもつような
ローパス・フィルタを設計すればよい。Ａ・回路におい
ては、位相変動による群遅延が発生するとテレビジョン
の色に悪影響をおよばずので、アクティブ・ローノ々ス
・フィルタはバク−ワース型にする必要がある。また電
源電圧が下がってきたとき、アクティブ・ローノ々ス・
フィルタ３８に使われているソースフォロア２段（ＦＥ
Ｔ ２２．２３によるものとＦＥＴ ２４ 、２５によ
るもの）による直流レベルの降下が間Ｒｑとなるので、
ＦＥＴ 、？ 、？にデゾレッション型をイＨ４うこと
により、回路点３９と２６で略等しい直流レベルがイ４
ｊられるようにしである。勿論（６号の線形性が良くな
らなくてはいけないので、両ソースフォロアの飽和動作
が保障されるようなディメンジョンの設定をしである。
最終段のソースフォロア（ＦＥＴ ２４ 、２５による
もの）の出力インピーダンスは、約３００〜１にΩとす
ることによりアクティブ・ローパス・フィルタのアンプ
相当の出力インピーダンスを低くすると共に、出力端２
６を外部に取り出せるようにしである。抵抗の′）ｌ］
ｊソ成も、ＦＥＴ ４１ 、４２と４３゜４４のように
するととでＭＯＳＦＥＴ の非線形性を緩和している。
もの）の出力インピーダンスは、約３００〜１にΩとす
ることによりアクティブ・ローパス・フィルタのアンプ
相当の出力インピーダンスを低くすると共に、出力端２
６を外部に取り出せるようにしである。抵抗の′）ｌ］
ｊソ成も、ＦＥＴ ４１ 、４２と４３゜４４のように
するととでＭＯＳＦＥＴ の非線形性を緩和している。
第６図、第７図に、設ｈ１時のシミュレーション結果の
利得特性、遅延特性を示す。本発明の’Ｊ：’）成によ
り同一基板上につくられたアクティブ・ローパス・フィ
ルタの利得、遅延特性の実測値も第６図、第７図に近い
特性が得られた。
利得特性、遅延特性を示す。本発明の’Ｊ：’）成によ
り同一基板上につくられたアクティブ・ローパス・フィ
ルタの利得、遅延特性の実測値も第６図、第７図に近い
特性が得られた。
なお更に高次のローノぐス・フィルタが必要であるなら
ば、第３図、第４図に示される２次、３次のアクティブ
・ローパス・フィルタを適当に組み合わせてカスケード
接続することにより可能である。
ば、第３図、第４図に示される２次、３次のアクティブ
・ローパス・フィルタを適当に組み合わせてカスケード
接続することにより可能である。
以」二説明した如く本発明のアクティブ・ローパス・フ
ィルタは、各種信号処支甲用ＩＣに共に内蔵させても（
モノリン、り化）基板−にで占める面積が小さく、かつ
高いカットオフ周波数を実現でき、遅延特性がよいもの
となる。寸だＭＯＳＦＥＴのダートが入力となるため、
前段の出力インピーダンスに係わりなくカットオフ周？
皮数が一定のローパス・フィルタが実現できる。また本
発明のローパス・フィルタをカスケード接続６続するこ
とによって更に高次のアクティブ・ロー／々ス・フィル
タを実現することもｂ］能となるものでちる。
ィルタは、各種信号処支甲用ＩＣに共に内蔵させても（
モノリン、り化）基板−にで占める面積が小さく、かつ
高いカットオフ周波数を実現でき、遅延特性がよいもの
となる。寸だＭＯＳＦＥＴのダートが入力となるため、
前段の出力インピーダンスに係わりなくカットオフ周？
皮数が一定のローパス・フィルタが実現できる。また本
発明のローパス・フィルタをカスケード接続６続するこ
とによって更に高次のアクティブ・ロー／々ス・フィル
タを実現することもｂ］能となるものでちる。
第１図は従来の２次アクティブ・ロー・ぐス・フィルタ
回路図、第２図は２次スイッチト・キャパシタ・フ（ル
タ回路図、第３図（・：１、本発明の一実施例の回路第
１゛り成図、第４図し１１本発明の他σ）実施例の回路
４１１ｆ成図、第５図は本発明の応用て（１１の回路図
、第６図、第７図Ｃ′Ｊ、それぞれ同回路び）利得、遅
延特性図である。 ２１・・・入力端、２２，２４・・・ＦＥＴ、２．″Ｉ
、２５・・・回路系、２６・・・出力端、ＲＡＩＲＢＩ
ＲＣ・・・抵抗成分、ＣＡ Ｉ Ｃｎ ＋ Ｃｃ・・・
容量成分、■ＤＤ、ｖ、ｓ・・・電源。
回路図、第２図は２次スイッチト・キャパシタ・フ（ル
タ回路図、第３図（・：１、本発明の一実施例の回路第
１゛り成図、第４図し１１本発明の他σ）実施例の回路
４１１ｆ成図、第５図は本発明の応用て（１１の回路図
、第６図、第７図Ｃ′Ｊ、それぞれ同回路び）利得、遅
延特性図である。 ２１・・・入力端、２２，２４・・・ＦＥＴ、２．″Ｉ
、２５・・・回路系、２６・・・出力端、ＲＡＩＲＢＩ
ＲＣ・・・抵抗成分、ＣＡ Ｉ Ｃｎ ＋ Ｃｃ・・・
容量成分、■ＤＤ、ｖ、ｓ・・・電源。
Claims (2)
- （１） ドレインが第１の電源電位供給端に、ケ゛−ト
が信号入力端に接続された第１の電界効果トランジスタ
（以下ＦＥＴと称す）と、１個以上のＦＥＴで４’ｆ’
￥成され一端が第２の電源電位供給端に接続され他端が
前記第１のＦＥＴのソースに接続された定電流的動作を
行なう第１の回路系と、一端が前記第１０ＦＥＴのソー
スと第１の回路系の他端との間に接続された第１の抵抗
成分と、この抵抗成分の他端に一端が接続された第２の
抵抗成分と、この抵抗成分の他端と前記第２の電蝕電位
供給端との間に接続されている第１の容量成分と、前記
第２の抵抗成分と第１の容力七成分間の接続点がダート
に接続されドレインが第１の′「ｄ源電位供給端に接続
された第２０ＦＥＴと、１個以上のＦＥＴで構成され一
端が第２の電泗ｔ′ｌＥ位供給端に接続され他端が前記
第２０ＦＥＴ■ソースに接続された定電流的動作を行な
う第２の回路系と、前記第２のＦＥＴのソースとｆｒＩ
Ｊ記第２の回路系の他端の接続点をイ＝号出力端に接続
する手段と、前記信号出力端匠一端が接続された第２の
容量成分と、この第２の容ｂＡ成分の他端を前記第１と
第２の抵抗成分の接続点ｆ ４−ｊ：続する手段とが同
一半導体基板上に集積化されたことを特徴とするアクテ
ィブ・ロー・ぐス・フィルタ。 - （２） ドレインが第１の電源電位供給’；ＡＡに、ケ
゛−トが信号入力端に接続された第１の電界効果トラン
ジスタ（以下ＦＥＴと称す）と、１個以上のＦＥＴで構
成され一端が第２の電＃ ？１ｔ、位供給”＋１６に接
続され他端が前記第１のＦＥＴのソースに接続された定
電流的動作を行なう第１の回路系と、一端が前Ｍｅ第１
のＦＥＴのソースと第１の回路系の他端との間に接続さ
れた第３の抵抗成分と、この抵抗成分の他端に一端が接
続された第１の抵抗成分と、この抵抗成分の他端に一端
が’ｆｌ＞ Ｉｌ、７Ｗされた第２の抵抗成分と、前記
第３の抵抗と第１の抵抗の接続点と前記第２の電源電位
供給端との間に接続された第３の容量成分と、前記第２
の抵抗成分の他端と前記第２の電源電位供給端との間に
接続されている第１の容量成分と、前記第２の抵抗成分
と第１の容量成分間の接し６点がダートＶＣ接続されド
レインが第１の電源電位供給端に接続された第２のＦＥ
Ｔと、１個以上のＦＥＴで構成され一端が第２の電源電
位供給端に接続され他端が前記第２のＦＥＴのソースに
接続された定電流的動作を行なう第２の回路系と、前記
第２０ＦＥＴのソースと前記第２の回路系の他端の接１
跣点を信号出力端に接続する手段と、１）ＩＪ記倍信号
出力端一端が接続された第２の容量成分と、この第２の
容量成分の他端を前記第１と第２の抵抗成分の接続点【
τ接続する手段とが同一半導体基板上に集積化されたこ
とを特徴とするアクティブ・ローパス・フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149975A JP2501311B2 (ja) | 1983-08-17 | 1983-08-17 | アクティブ・ロ−パス・フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149975A JP2501311B2 (ja) | 1983-08-17 | 1983-08-17 | アクティブ・ロ−パス・フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041810A true JPS6041810A (ja) | 1985-03-05 |
| JP2501311B2 JP2501311B2 (ja) | 1996-05-29 |
Family
ID=15486717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149975A Expired - Lifetime JP2501311B2 (ja) | 1983-08-17 | 1983-08-17 | アクティブ・ロ−パス・フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501311B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182475U (ja) * | 1986-05-09 | 1987-11-19 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH101450A (ja) | 1996-06-14 | 1998-01-06 | Chisso Corp | フッ素置換アルキルエーテル化合物、液晶組成物および液晶表示素子 |
| EP0945418B1 (en) | 1996-11-28 | 2004-04-07 | Chisso Corporation | Liquid crystal compounds exhibiting negative anisotropy of permittivity, liquid crystal compositions, and liquid crystal displays |
| AU5067298A (en) | 1996-11-28 | 1998-06-22 | Chisso Corporation | Chlorobenzene derivatives, liquid-crystal composition, and liquid-crystal display elements |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435145U (ja) * | 1977-08-11 | 1979-03-07 | ||
| JPS5644214A (en) * | 1979-09-20 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Low-pass filter device |
| JPS56169625U (ja) * | 1980-05-20 | 1981-12-15 |
-
1983
- 1983-08-17 JP JP58149975A patent/JP2501311B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435145U (ja) * | 1977-08-11 | 1979-03-07 | ||
| JPS5644214A (en) * | 1979-09-20 | 1981-04-23 | Matsushita Electric Ind Co Ltd | Low-pass filter device |
| JPS56169625U (ja) * | 1980-05-20 | 1981-12-15 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182475U (ja) * | 1986-05-09 | 1987-11-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2501311B2 (ja) | 1996-05-29 |
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