KR970007754B1 - 아날로그 회로 - Google Patents

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KR970007754B1
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Abstract

내용 없음.

Description

아날로그 회로
제1도는 입력 커패시턴스의 T형 회로망을 사용하는 종래의 회로도.
제2도는 본 발명의 반전형 적분 회로의 회로도.
제3도는 제2도는 회로에 대응하는 비반전형 적분 회로의 회로도.
제4도는 제2도 및 제3도의 회로의 원리를 사용하는 손실 적분기의 예를 나타내는 도면.
제5도는 제2도 및 제3도는 회로의 원리를 사용하는 노치 필터를 나타내는 도면.
제6도는 제5도 노치 필터의 통상적 주파수 응답 곡선을 나타내는 도면.
제7도, 제8도 및 제9도는 각 제2도와 제3도 회로의 원리를 이용한 저역 통과 바이쿼드 구성 필터단, 사다리 회로단을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
A1: 증폭 수단 C2: 제1피드백 커패시턴스
C3: 샘플링 커패시턴스 C1: 제2피드백 커패시턴스
[발명의 배경]
본 발명은 주요한 동작 주파수가 회로의 클럭 동작속도에 비해 작고, 따라서 동작에 필요한 큰 시상수(time constant)를 실현하는데 큰 커패시턴스 비가 요구되는 스위치드 커패시터 회로(switched-capacitor circuits)에 관한 것이다.
매우 큰 시상수를 갖는 회로(이 회로는 동작 클럭 주파수와 극/영점 주파수 사이에 매우 큰 비율을 갖는다)를 실현하는데 많은 아날로그 적분 회로의 설계가 장애가 된다. 예컨대 음성 대역 회로에서 이러한 예는 수 ㎐의 극 주파수를 갖는 자동 이득 제어 루프 필터와 60㎐/180㎐ 노치 필터와 같은 전력 공급 저지 필터이다. 이들 필터에 사용되는 상기 클럭 주파수는 예컨대 128K㎐와 같이 통상 매우 높고 상기 시스템에서 스위치드 커패시터 회로의 잔여부분에 의해 결정된다.
스위치드 커패시터 회로를 실현하기 위해 양호한 기술은 금속 산화물 반도체(MOS)기술이다. MOS 기술을 사용하는 이와 같은 회로를 설계하는 문제에 대한 해결책은 여러가지가 있다.
「스위치드 커패시터 회로 설계」라는 논문(R. 그레고리안외 IEEE 논문집 71권 1983년 8월 941∼966쪽)은 이 분야를 개관한 바 있다. 일반적으로, 높은 적분 시상수를 갖는 MOS 스위치드 커패시터 회로를 실현하는데는, 저항을 시뮬레이트하는 용량성 회로망으로 통상의 활성 RC 적분기의 입력 저항을 대체함으로써 달성된다. 이러한 회로망은 연산 증폭기의 입력에 직렬로 접속된 2개의 트랜지스터 스위치들과, 이 스위치들 사이의 공통점에서 접지까지 접속된 커패시터로 구성된다. 이 2개의 스위치는 다른 클럭위상으로 동작한다. 이렇게 해서 얻어진 적분 시상수는 동작 클럭 주파수에 반비례하고, 증폭기에 분로 접속된 적분 커패시턴스와 유효 스위치드 입력 커패스턴스의 비에 정비례한다.
상기의 회로에서 더 큰 시상수를 성취하기 위해 클럭 주파수를 낮추는 것은 많은 응용 회로에서 현실적인 것이 아니다. 따라서, 입력 커패시턴스에 대한 적분 커패시턴스의 비를 증가시켜야 한다. 이 비를 증가시키기 위해서 입력 커패시턴스를 감소시키는 것은 바람직하지 못한데, 그 이유는 그렇게 함으로써 부유용량(parastic)이 지배적으로 되기 때문이다. 그 결과, 적분 커패시턴스를 증가시켜야 한다. 그러나, 이런 해결 방법은 칩 영역을 크게 할 필요가 있게 된다.
상기 구성의 문제점은 현재 표준이 되어 있는 입력 T형 커패시터 회로망을 사용하는 결과가 된다. 이들 회로 구성은 산센(Sansen)등의 「스위치드 커패시터 적분기에서 매우 큰 시상수의 설계에 대한 면적 효율적 어프로치」라는 논문(IEEE 고체 회로 저널 SC 19권 1984년 777∼779쪽)에서 논의 되었다. 이 T형 회로 어프로치의 이점은 스위치드 커패시터 회로와 함께 섞어 용이하게 이용될 수 있다는 점이다. 그러나, 이 회로는 부유용량에 대해 민감하므로 적분기의 시상수가 크게 변동하게 된다. 이 부유용량에 대한 민감성의 정도는 이 적분기를 이용한 회로의 설계 및 배치에 큰 제한이 된다. 이것은 상기 기술의 이점을 부분적으로 헛되게 한다.
매우 큰 시상수를 실현하기 위해 다른 공지의 방법은 보다 큰 한계가 있다. 1982년 5월 회로 및 시스템에 관한 국제 심포지엄의 IEEE회보 "다상 클럭을 사용하는 큰 시상수 SC 회로와 단일 값 커패시터 SC 회로"에서 M. 야마모또가 제안한 방법은 다상 클럭의 필요성에 부가해서 부유 용량에 민감성이 있다. 1980년 Electronic Letters 16권 "스위치드 커패시터 필터의 클럭 주파수 증가"에서 비스와나탄등이 제안한 어프로치는 2개 이상의 클럭 위상에 의존하며 단순한 회로를 형성할 수 없다. 또한, 스위칭을 입력 감쇠와 적분이라는 독립된 기능들 사이에서 실행하는 것은 출력에 바람직하지 못한 뒤틀림이 된다.
[발명의 개요]
상기 문제점은 증폭 수단, 신호 입력과 증폭 수단의 입력간에 접속된 스위치드 커패시터 회로망, 증폭 수단의 입력과 출력간에 접속된 피드백 커패시턴스를 구비하는 아날로그 회로에 의해 해결된다. 상기 스위치드 커패시터 회로망은 샘플링 커패시턴스를 포함하고, 이 샘플링 커패시턴스는 제1클럭 위상 기간중에 스위치되어 입력 신호를 샘플링하고 이 샘플 전하를 상기 피드백 커패시턴스로 전송한다. 제2클럭 위상 기간에 상기 샘플링 커패시턴스는 스위치되어 상기 동일한 전하를 커패시턴스로부터 끌어낸다. 상기 회로에 더 포함되는 제3커패시턴스는 상기 출력 위상들중 한 위상에서 스위치되어 증폭 수단의 출력으로부터 전하를 얻고, 다른 클럭 위상으로 스위치되어, 상기 하나의 클럭 위상기간에 얻어진 전하를 상기 피드백 커패시턴스에 분산시킨다.
상기 양호한 실시예에서, 상기 샘플링 커패시턴스는 증폭 수단이 입력까지의 제1접속부와, 제1클럭 위상에서 신호 입력으로 스위치되고 제2클럭 위상에서 기준 전위로 스위치되는 제2접속부를 갖는다. 상기 제3커패시턴스는 한 클럭 위상동안 증폭 수단의 출력과 기준 전위 사이에 접속되고, 다른 클럭 위상동안 피드백 커패시턴스와 병렬로 접속된다.
[실시예의 설명]
통상의 T형 회로망(10)의 스위치드 커패시터 적분기는 제1에서 나타냈다. 이 회로에서 유효 입력 커패시턴스에 대한 적분 커패시터 C2의 비 증가는 커패시터 C1, C3및 C4를 구비하는 T형 회로망 수단에 의해 적분기로의 입력을 감쇠시킴으로써 달성된다. 이 회로에서 나타낸 스위치 옆의 기호 Ø1및 Ø2는, 지시된 클럭 위상 Ø1, 또는 Ø2동안 각 스위치가 동작(닫힘)되는 것을 나타낸다. Ø1및 Ø2는 상호 배타적이다. 즉 Ø1가 온이면, Ø2는 오프이고, 그 반대 경우도 마찬가지이다. 이들 동일 클럭 위상 표시는 남은 도면에서도 똑같이 사용된다.
제1도는 적분기 시상수는 대략
Figure kpo00001
…(1)
로 나타낼 수 있다.
상기 시상수는 2개의 커패시터 비 C4/C3및 C2/C1의 곱에 의해 결정된다. 이것은 적당한 커패시터 비율로 큰 시상수의 실현을 가능케 한다. 그러나, 이 회로는 부유용량에 대해 민감하다. T 결합점의 기생 커패시턴스 C5는 C4의 유효값에 직접 영향을 끼친다. 보다 중대한 문제가 발생하는 것은 C3과 C1의 바닥 플레이트 사이의 접속하는 기생 커패시턴스가 존재하는 경우이다. 이 기생 용량은 T형 회로망에 의해 발생된 작은 효율 커패시턴스와 분로 접속되는 커패시터 C6으로서 나타나고, 이로써 적분기의 시상수가 크게 변동하게 된다.
본 발명의 원리에 따라 설계된 반전 적분기의 회로가 제2도에서 나타내었다. 이 회로의 동작은 다음과 같다. 클럭 위상 Ø1동안, 스위치 S1은 동작되고, 입력 신호 Vin은 커패시터 C3에 의해 샘플되고, 그 결과 얻어진 전하 C3* Vin은 피드백 커패시터 C2로 전송된다. 또한, 스위치 S3은 동작되고, 연산 증폭기 A1의 출력에는 중간 출력 전압은 커패시터 C1에 의해 샘플된다. 그후 클럭 위상 Ø2동안, 스위치 S2및 S4는 동작되고, 그리고 S1은 개방되어 C3은 C2로부터 전하 C3Ø * Vin을 끌어낸다. 그 후에 클럭 위상 Ø2동안, C1은 그 전하를 C2로 분배한다. 실제로, 이 전체 동작은 입력 전압 Vin을 계수 C3/C2로 저하시키고 그것을 커패시터 C1을 통해 C2에 적분시키는 것과 거의 같다. 따라서, 상기 커패시터 C2는 이중의 기능, 즉 입력 감쇠와 적분을 행하고, 증폭기 A1주위의 피드백 루프를 파괴하는 일이 없다. 이 적분기의 시상수는 다음 식에 의해 주어진다.
Figure kpo00002
…(2)
식 (2)로부터 커패시터 비 C2/C1및 C2/C3의 적당한 값으로 큰 시상수를 실현시킬 수 있음을 알 수 있다. 더우기, 이 적분기는 접지에 대한 전체 기생 용량에 대해 민감하지 않다. 그 이유는 각 커패시터 결합점은 각 클럭 위상 동안 비부율 전위(non floating potential)에 유지되어 있고, 이것은 제1도에 도시한 T형 회로망과 다르다. 이 T형 회로망에 있어서는 예를 들면 C1, C3및 C4사이의 공유점은 클럭 위상 Ø1동안 부유 전위에 있다. 또한, 제2도의 커패시터 C3는 제1도의 T형 회로망의 유효 입력 커패시턴스보다 훨씬 크기 때문에, 제2도의 회로는 접속 부유용량에 대해 별로 민감하지 않다. 상기 회로는 중요한 커패시터 및 스위치의 갯수라는 면에서 T형 회로망 적분기보다 간결하고, 더 중요한 것은 비율 C2/C1및 C2/C3양쪽다 동일한 큰 커패시터 C2를 공유하고 있고, 이것은 T형 회로망의 방법과는 전혀 다르다는 점이다. 이로써 전체 요구되는 커패시턴스의 50%나 절약할 수 있게 된다.
제2도의 회로에 기초한 무손실 비반전 적분기의 회로도가 제3도에서 나타난다. 이 회로는 스위치 S3및 S4를 동작시키는데 사용되는 클럭 위상에서만 제2도의 반전 적분기와 다르다.
본 발명은 제4도에 도시한 손실형 적분기에도 응용할 수 있다. 손실 반전형 적분기는 제4도에서 괄호 밖에 나타낸 클럭 위상을 사용하여 얻어진다. 손실 비반전형 적분기는 괄호안에 나타낸 클럭 위상을 사용하여 얻어진다. 상기의 원리에 따라 C2/C3비를 증대 하는 것외에 C2/C4비도 본 발명의 동일한 원리에 따라 증가할 수 있다. 이것은 손실형 회로에서는 바람직한 것이다. 이것은 입력 신호 Vin은 C3으로의 입력이듯이 증폭기 출력은 C4까지의 입력이라는 사실에 의해 이루어진다. 이 적분기의 전달 함수는
Figure kpo00003
…(3)
여기서
Figure kpo00004
식 (3)은 매우 낮은 극 주파수가, 매우 큰 커패시터 비를 필요로 하지 않고 이루어질 수 있는 것을 나타낸다.
제2도 내지 제4도의 적분기는 1차 구성(first-order sections), 바이쿼드(biquads) 및 사다리꼴 구성을 포함하는 스위치드 커패시터 필터의 모든 유형을 실현하는 일반적 구성 블록도로서 사용될 수 있다. 본 발명의 원리를 사용하는 노치 필터의 회로가 제5도에 도시되어 있다. 이같은 필터는 아날로그 시스템에서 전력 공급저지 필터로서 일반적으로 사용된다. 이런 회로는 공지의 E형 바이쿼드 구성(E-type biquadratic section)에 기초한다. 이 E형 바이쿼드 구성의 세부사항은 플레이셔(Fleisher)등에 의한 "능동 스위치드 커패시터 바이쿼드 블록 구성의 유형"이라는 논문(벨 시스템 테크니컬 저널 제58권 1979년 12월 2235∼2369쪽)에 기재되어 있다. 여기서는 차동형 회로 구성을 나타내지만, 그것은 이 필터가 특정한 응용으로 설계되었기 때문이다. 단일 종단 회로(single-ended version)는 동일 라인을 따라 실현될 수 있다. 바이쿼드 구성 2개의 적분기 I1및 I2에 대한 클럭 위상은 배타적임을 알 수 있다. 이렇게 하는 이유는 각 적분기의 출력은 2개의 클럭 위상중 하나의 동안만 유효하기 때문이다. 유사하게, 이들 적분기를 사용하는 사다리 구조에서, 루프를 형성하는 적분기의 클럭 위상은 배타적이어야 한다.
제5도의 구성에 따른 60㎐ 노치 필터는, 126K㎐의 클럭 주파수로 동작하도록 설계된다. 이 필터는 1.5 미크론 CMOS로 실현된다. 상기 필터는 250 단위 (1단위=0.25pf)의 커패시턴스를 사용하고, 약 325 단위의 커패시턴스를 필요로 하는 T형 회로망에 대해서는 훨씬 절약할 수 있다. 사실상, 칩 영역의 절약은 매우 크다. 그 이유는 특별한 설계나 배치의 조건은 T형 회로망의 기생 용량 감도를 극복하는데 사용될 필요가 없기 때문이다. 이 노치 필터의 주파수 응답이 제6도에 도시되어 있다. 몇 개의 샘플 측정에서는 상기 노치 주파수에서 0.5% 표준 편차가 나타났으나, 종래의 T형 회로망에서는 5%를 초과하게 된다.
제2도 및 제3도의 적분기를 사용하는 다른 필터 예가 제7도 내지 제9도에 도시되어 있다. 특히, 제7도는 저역 통과 바이쿼드 구성 필터단을 나타낸다. 이 단은 상기 문헌에 기재된 E형 바이쿼드 구성 기술에 근거한다. 특히, 이 단은 다음과 같은 Z영역 전달 함수를 실현할 수 있다.
Figure kpo00005
여기서 K, α및 β는 상수이다.
제8도는 대역 통과 바이쿼드 구성단을 나타내고, 이 단도 E형 바이쿼드 구성 기술에 근거한다. 그 전달 함수는 다음식과 같다.
Figure kpo00006
제9도는 사다리 필터의 적분 루프단을 나타낸다. 상기 루프는 무손실 반전 적분기 I1및 무손실 비반전 적분기 I2로 구성된 2개의 적분기를 포함한다. 이와 같은 몇 개의 적분기 루프들을 조합시켜, 그레고리안의 상기 논문에 기재된 형태의 사다리꼴 필터를 형성한다.
상기한 구성은 본 발명의 단순한 일실시예에 불과하고 당업자라면 본 발명의 정신 및 범주를 벗어남없이 다른 구성을 실시할 수 있다.

Claims (8)

  1. 증폭수단(A1)과, 이 증폭수단의 입력점과 신호 입력점 사이에 접속되는 스위치드 커패시터 회로(10)와, 이 증폭수단의 입력점과 출력점 사이에 접속되는 제1피드백 커패시턴스(C2)로 구성되고, 이 스위치드 커패시터 회로는 제1클럭 위상동안 신호 입력점에서 신호 입력을 샘플링하여 샘플 전하를 제1피드백 커패시턴스에 전송하도록 스위치되고, 제2클럭 위상동안 이 샘플 전하를 상기 제1피드백 커패시턴스로부터 끌어내도록 스위치되는 샘플링 커패시턴스(C3)를 구비하고, 상기 클럭 위상들중 하나의 위상동안 증폭 수단의 출력 전압에 비례하는 전하를 획득하도록 스위치되고, 다른 클럭 위상동안 상기 하나의 클럭 위상동안에 제1피드백 커패시턴스에 얻어진 전하를 분배하도록 스위치되는 제2피드백 커패시턴스(C1)를 갖는 것을 특징으로 하는 아날로그 회로.
  2. 제1항에 있어서, 상기 샘플링 커패시턴스의 제1단은 상기 증폭수단의 입력에 접속되고 그 제2단은 제1클럭 위상동안은 상기 신호 입력점에, 상기 제2클럭 위상동안은 기준 전위에 접속되는 것을 특징으로 하는 아날로그 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제2피드백 커패시턴스는 상기 하나의 클럭 위상동안 증폭 수단의 출력점과 기준 전위 사이에 접속되고 상기 다른 클럭 위상동안 상기 제1피드백 커패시턴스에 병렬로 접속되는 것을 특징으로 하는 아날로그 회로.
  4. 제1항에 있어서, 상기 스위치드 커패시터 회로는 상기 증폭 수단의 입력점에 접속되는 제2단부와 제1단부를 갖는 샘플링 커패시터(C3)와, 상기 제1클럭 위상동안 상기 입력신호를 상기 샘플링 커패시터의 제1단부에 접속시키도록 동작하는 제1스위치(S1)와, 제2클럭 위상동안 상기 샘플링 커패시터의 제1단부를 기준 전위에 접속시키도록 동작하는 제2스위치(S2)로 구성되는 것을 특징으로 하는 아날로그 회로.
  5. 제1항에 있어서, 상기 제2피드백 커패시턴스는 상기 증폭수단의 출력점에 접속되는 제2단부와 제1단부를 갖는 제2피드백 커패시터(C1)와, 상기 하나의 클럭 위상동안 상기 제2피드백 커패시터의 제1단부를 상기 증폭 수단의 입력점에 접속시키도록 동작하는 제3스위치(S4)와, 상기 다른 클럭 위상동안 상기 제2피드백 커패시터의 제1단부를 상기 기준 전위에 접속시키도록 동작하는 제4스위치(S3)로 구성되는 것을 특징으로 하는 아날로그 회로.
  6. 제4항 또는 제5항에 있어서, 상기 회로가 적분 회로칩에 통합되는 것을 특징으로 하는 아날로그 회로.
  7. 제6항에 있어서, 상기 스위치들이 상기 적분 회로칩에 통합되는 트랜지스터들인 것을 특징으로 하는 아날로그 회로.
  8. 복수의 종속 접속된 회로들(a plurality of cascaded circuits)을 포함하는 아날로그 회로로서, 상기 각 회로는 증폭수단(A1)과, 이 증폭 수단의 입력점에 접속되는 스위치드 커패시터 회로(10)와, 이 증폭수단의 출력점과 입력점 사이에 접속되는 제1피드백 커패시턴스(C2)를 포함하고, 상기 스위치드 커패시터 회로는 하나의 클럭 위상동안 상기 증폭기 수단에 신호 입력을 샘플링하여 샘플 전하를 상기 제1피드백 커패시턴스에 전송하도록 스위치되고, 다른 클럭 위상동안 이 샘플 전하를 상기 제1피드백 커패시턴스로부터 끌어내도록 스위치되는 샘플링 커패시턴스(C3)를 구비하고, 상기 클럭 위상들중 하나의 클럭 위상동안 증폭 수단의 출력 전압에 비례하는 전하를 획득하도록 스위치되고, 다른 클럭 위상동안 상기 하나의 클럭 위상동안에 제1피드백 커패시턴스에 얻어진 전하를 분배하도록 스위치되는 제2피드백 커패시턴스(C1)를 갖는 특징으로 하는 아날로그 회로.
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