JPS632365B2 - - Google Patents
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- JPS632365B2 JPS632365B2 JP56081086A JP8108681A JPS632365B2 JP S632365 B2 JPS632365 B2 JP S632365B2 JP 56081086 A JP56081086 A JP 56081086A JP 8108681 A JP8108681 A JP 8108681A JP S632365 B2 JPS632365 B2 JP S632365B2
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- power supply
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路化されたスイツチドキ
ヤパシタ型フイルタ装置に関し、特に電源抑圧比
（Power Supply Rejection Retio：PSRR）の改
良に関するものである。
ヤパシタ型フイルタ装置に関し、特に電源抑圧比
（Power Supply Rejection Retio：PSRR）の改
良に関するものである。
半導体集積回路技術の進歩に伴ない、通信回路
分野でも各種回路のLSI化が盛んである。通信用
LSIの典形例は符号器と復号器とを１つの半導体
基板上の構成する所謂コーデツク（CODEC）と
称される装置であり、この装置の前段回路にはア
ナログ入力信号の周波数帯域を制限するためのフ
イルタが必要となる。
分野でも各種回路のLSI化が盛んである。通信用
LSIの典形例は符号器と復号器とを１つの半導体
基板上の構成する所謂コーデツク（CODEC）と
称される装置であり、この装置の前段回路にはア
ナログ入力信号の周波数帯域を制限するためのフ
イルタが必要となる。
フイルタは抵抗素子と演算増幅器（以下オペア
ンプと呼ぶ）とからなるアナログ積分器あるいは
微分器を複数個組み合せることによつて構成で
き、LSI化のためには上記抵抗素子の代りにスイ
ツチドキヤバシタ（Switched Capacitor：SW−
Ｃ）を用いた回路構成が有効である。
ンプと呼ぶ）とからなるアナログ積分器あるいは
微分器を複数個組み合せることによつて構成で
き、LSI化のためには上記抵抗素子の代りにスイ
ツチドキヤバシタ（Switched Capacitor：SW−
Ｃ）を用いた回路構成が有効である。
しかしながら、上記SW−Ｃ型のフイルタを適
用すると、電源ラインに重畳される漏話やロジツ
ク雑音等が信号ラインに混入し、通信用LSI装置
で可能な限り高い値を要求される電源抑圧比
PSRRが劣化することが判明した。例えば、コー
デツクの開発では信号の劣化を抑えるため100Hz
で70dB、1KHzで50dBのPSRRを保証する必要が
あるが、従来のLSI構造ではPSRRが目標値を
20dB程度下まわる。
用すると、電源ラインに重畳される漏話やロジツ
ク雑音等が信号ラインに混入し、通信用LSI装置
で可能な限り高い値を要求される電源抑圧比
PSRRが劣化することが判明した。例えば、コー
デツクの開発では信号の劣化を抑えるため100Hz
で70dB、1KHzで50dBのPSRRを保証する必要が
あるが、従来のLSI構造ではPSRRが目標値を
20dB程度下まわる。
本発明の目的は上記したSW−Ｃ型フイルタ装
置におけるPSRRの値を向上しうるLSI構造を提
供することにあり、以下、本発明の詳細を図面を
参照して説明する。
置におけるPSRRの値を向上しうるLSI構造を提
供することにあり、以下、本発明の詳細を図面を
参照して説明する。
第１図〜第３図は従来知られているSW−Ｃ型
フイルタ基本要素となるアナログ積分回路の基本
的構成の１例を示す図である。
フイルタ基本要素となるアナログ積分回路の基本
的構成の１例を示す図である。
第１図は最も基本的な積分回路Ｘを示し、
MOSトランジスタからなるスイツチSW１がパル
スφが“１”の期間にオンとなり、入力端子１Ｎ
の電圧をトランスフア用キヤパシタC1に充電す
る。この電圧はパルス（φが“０”）の期間に
スイツチSW２を介してオペアンプＡに入力され
る。C2はオペアンプＡのフイードバツク用キヤ
パシタであり、上記SW１，SW２，C1からなる
SW−Ｃ構造部が等価的な抵抗素子として作用す
る。（尚、Ｃ−MOSプロセスの場合、上記スイツ
チSW１，SW２は一般にＰチヤンネルとＮチヤ
ンネルの対トランジスタとなるが、図では１つの
トランジスタで代表させてある。）また、CS0、
CS1、CS2は、半導体LSI化したとき各スイツチの
ソースまたはドレインと基板（Ｃ−MOS構造の
場合には基板またはＰ型ウエル領域）との間に形
成される寄生容量を示す。
MOSトランジスタからなるスイツチSW１がパル
スφが“１”の期間にオンとなり、入力端子１Ｎ
の電圧をトランスフア用キヤパシタC1に充電す
る。この電圧はパルス（φが“０”）の期間に
スイツチSW２を介してオペアンプＡに入力され
る。C2はオペアンプＡのフイードバツク用キヤ
パシタであり、上記SW１，SW２，C1からなる
SW−Ｃ構造部が等価的な抵抗素子として作用す
る。（尚、Ｃ−MOSプロセスの場合、上記スイツ
チSW１，SW２は一般にＰチヤンネルとＮチヤ
ンネルの対トランジスタとなるが、図では１つの
トランジスタで代表させてある。）また、CS0、
CS1、CS2は、半導体LSI化したとき各スイツチの
ソースまたはドレインと基板（Ｃ−MOS構造の
場合には基板またはＰ型ウエル領域）との間に形
成される寄生容量を示す。
上記積分回路ＸはキヤパシタC1に並列に挿入
された形となる寄生容量CS1が積分定数に直接影
響を与えるため、これを解決したのが第２図、第
３図の積分回路Ｙ，Ｚである。これらの積分回路
Ｙ，Ｚでは、SW−Ｃが４個のスイツチを有し、
SW１，SW１′，SW１″がパルスφが“１”で閉
じられ、SW２，SW２′，SW２″がパルスで閉
じられる。
された形となる寄生容量CS1が積分定数に直接影
響を与えるため、これを解決したのが第２図、第
３図の積分回路Ｙ，Ｚである。これらの積分回路
Ｙ，Ｚでは、SW−Ｃが４個のスイツチを有し、
SW１，SW１′，SW１″がパルスφが“１”で閉
じられ、SW２，SW２′，SW２″がパルスで閉
じられる。
上述した積分回路Ｘ，Ｙ，ＺはいずれもSW−
Ｃ部とオペアンプ部からなつているため、PSRR
の劣化原因は上記いずれかの部分にあると考えら
れるが、従来装置での測定結果によれば、オペア
ンプ部には問題がなく、PSRRの劣化は主として
SW−Ｃ部にあることが判明した。すなわちＸ，
Ｙ，Ｚのいずれの積分回路においても、トランス
フア・キヤパシタC1とオペアンプＡとの間に寄
生容量CS1、CS2が存在するため、これらの容量が
基板（またはＰ型ウエル領域）に与えられる電源
電圧ノイズを信号線Ｂに混入させていることが判
つた。
Ｃ部とオペアンプ部からなつているため、PSRR
の劣化原因は上記いずれかの部分にあると考えら
れるが、従来装置での測定結果によれば、オペア
ンプ部には問題がなく、PSRRの劣化は主として
SW−Ｃ部にあることが判明した。すなわちＸ，
Ｙ，Ｚのいずれの積分回路においても、トランス
フア・キヤパシタC1とオペアンプＡとの間に寄
生容量CS1、CS2が存在するため、これらの容量が
基板（またはＰ型ウエル領域）に与えられる電源
電圧ノイズを信号線Ｂに混入させていることが判
つた。
第４図〜第６図はSW−Ｃを構成するスイツチ
およびキヤパシタのLSI断面構造である。
およびキヤパシタのLSI断面構造である。
第４図はＮチヤンネル型MOSトランジスタの
構造図であり、１０はＮ型半導体基板、１１はＰ
型ウエル領域、１２はソースおよびドレインとな
るＮ型不純物拡散領域、１４はゲート領域の
SiO2膜、１５は上記SiO2膜上に形成されたポリ
シリコン層、１９は素子間分離のためのフイール
ド・オキサイド膜を示す。
構造図であり、１０はＮ型半導体基板、１１はＰ
型ウエル領域、１２はソースおよびドレインとな
るＮ型不純物拡散領域、１４はゲート領域の
SiO2膜、１５は上記SiO2膜上に形成されたポリ
シリコン層、１９は素子間分離のためのフイール
ド・オキサイド膜を示す。
第５図はキヤパシタの構造図であり、１５′は
下部電極となるポリシリコン層、１６は上記ポリ
シリコン層上に熱酸化あるいはCVD（Chemical
Vapor Deposition）法により形成されたSiO2膜、
１７は上部電極となるAl層、１４′はSiO2によつ
て構成されたフイールド絶縁層、を示す。
下部電極となるポリシリコン層、１６は上記ポリ
シリコン層上に熱酸化あるいはCVD（Chemical
Vapor Deposition）法により形成されたSiO2膜、
１７は上部電極となるAl層、１４′はSiO2によつ
て構成されたフイールド絶縁層、を示す。
第６図はＰチヤンネル型MOSトランジスタの
構造図であり、１３はＮ型基板１０の表面部に形
成されるソースまたはドレインとなるＰ型不純物
拡散領域、１４″，１５″は前記１４，１５と同様
のゲート構造部である。
構造図であり、１３はＮ型基板１０の表面部に形
成されるソースまたはドレインとなるＰ型不純物
拡散領域、１４″，１５″は前記１４，１５と同様
のゲート構造部である。
尚、第４図、第６図の各MOSトランジスタは、
表面部と更にSiO2膜が形成され、選択的に穴開
けされた部分でソース、ゲート、ドレインの各領
域と接触するAl配線が形成されて他の回路素子
と結合されるが、これらの配線については図面上
省略されている。
表面部と更にSiO2膜が形成され、選択的に穴開
けされた部分でソース、ゲート、ドレインの各領
域と接触するAl配線が形成されて他の回路素子
と結合されるが、これらの配線については図面上
省略されている。
第４図〜第６図に示した各素子において第１図
〜第３図に示した寄生容量CS1、CS2は以下の部位
に発生する。すなわち第４図のＮチヤンネル型
MOSトランジスタはソース、ドレインを形成す
るＮ型拡散領域１２とＰウエル１１の間に形成さ
れるPN接合領域の接合容量、第５図のキヤパシ
タでは、上下電極を構成するポリシリコン層１
６、Al層１７と半導体基板１０がフイールド絶
縁層１４′を介して構成する容量、第６図のＰチ
ヤネル型MOSトランジスタではＰ型拡散領域１
３と基板１０の間に発生する接合容量が寄生容量
となる。
〜第３図に示した寄生容量CS1、CS2は以下の部位
に発生する。すなわち第４図のＮチヤンネル型
MOSトランジスタはソース、ドレインを形成す
るＮ型拡散領域１２とＰウエル１１の間に形成さ
れるPN接合領域の接合容量、第５図のキヤパシ
タでは、上下電極を構成するポリシリコン層１
６、Al層１７と半導体基板１０がフイールド絶
縁層１４′を介して構成する容量、第６図のＰチ
ヤネル型MOSトランジスタではＰ型拡散領域１
３と基板１０の間に発生する接合容量が寄生容量
となる。
これらの寄生容量CS1、CS2のうち、キヤパシタ
Ｃ１の電極板と基板間に形成されるものは、例え
ばキヤパシタ下部電極を常に低インピーダンスの
ノード（オペアンプの出力側あるいはグランド
側）に接続することにより影響を少なくすること
ができる。しかしながら、スイツチ用トランジス
タのソースまたはドレインと基板（またはＰ型ウ
エル領域）間の接合容量に起因する寄生容量は、
適用されるLSI製造プロセスにより定まる最小値
以下には減少できないため、従来の方式に従う限
りPSRRの改善には限度がある。
Ｃ１の電極板と基板間に形成されるものは、例え
ばキヤパシタ下部電極を常に低インピーダンスの
ノード（オペアンプの出力側あるいはグランド
側）に接続することにより影響を少なくすること
ができる。しかしながら、スイツチ用トランジス
タのソースまたはドレインと基板（またはＰ型ウ
エル領域）間の接合容量に起因する寄生容量は、
適用されるLSI製造プロセスにより定まる最小値
以下には減少できないため、従来の方式に従う限
りPSRRの改善には限度がある。
したがつて信号線に対する電源雑音の混入を低
減させるためには、第４図〜第６図に示した寄生
容量の接続先である基板１０又はＰウエル１１に
供給きれる電圧を極力雑音のない高品位の電圧と
することが必要となる。
減させるためには、第４図〜第６図に示した寄生
容量の接続先である基板１０又はＰウエル１１に
供給きれる電圧を極力雑音のない高品位の電圧と
することが必要となる。
一般的にLSI装置では半導体基板には正又は負
の最高電位を印加する必要があるため基板は雑音
の多い外部供給電源に直接接続され、PSRRを悪
化させる。しかしながら、ウエル領域１１は素子
性能を保持する範囲で適当な電位を与えれば良
く、外部供給電源の雑音分をしや断した別途の電
圧を印加することが容易である。
の最高電位を印加する必要があるため基板は雑音
の多い外部供給電源に直接接続され、PSRRを悪
化させる。しかしながら、ウエル領域１１は素子
性能を保持する範囲で適当な電位を与えれば良
く、外部供給電源の雑音分をしや断した別途の電
圧を印加することが容易である。
以上の検討結果から、本発明では寄生容量CS1、
CS2により電源と結合されるスイツチ用トランジ
スタを、半導体基板表面のウエル領域内に形成
し、このウエル領域には雑音を除去した安定な電
圧を印加するようにしたことを特徴とする。
CS2により電源と結合されるスイツチ用トランジ
スタを、半導体基板表面のウエル領域内に形成
し、このウエル領域には雑音を除去した安定な電
圧を印加するようにしたことを特徴とする。
本発明を実現するための最も簡単な手段は、上
記CS1、CS2が寄生するスイツチ用・トランジスタ
（例えば第１図のSW１，SW２、第２図のSW
１′，SW２′、第３図のSW１″，SW２″）をＰ型
ウエル内に形成されるＮチヤンネルMOSトラン
ジスタで構成し、上記Ｐ型ウエルに安定化された
電圧を印加することである。
記CS1、CS2が寄生するスイツチ用・トランジスタ
（例えば第１図のSW１，SW２、第２図のSW
１′，SW２′、第３図のSW１″，SW２″）をＰ型
ウエル内に形成されるＮチヤンネルMOSトラン
ジスタで構成し、上記Ｐ型ウエルに安定化された
電圧を印加することである。
以下本発明を実施例を用いて説明する。
第７図は第１図に示したSW−Ｃ積分回路Ｘに
本発明を実施して例を示すもので、２０は安定化
電源回路、２１はウエル電位発生回路、２２はレ
ベルシフト回路である。図示するようにスイツチ
ドランジスタSW１，SW２のウエルはウエル電
位発生回路２１から供給されているため、もし外
部電源電圧が雑音等により変動しても安定化電源
２０の出力が十分に安定であるならば、電源雑音
は信号線Ｂには混入しない。
本発明を実施して例を示すもので、２０は安定化
電源回路、２１はウエル電位発生回路、２２はレ
ベルシフト回路である。図示するようにスイツチ
ドランジスタSW１，SW２のウエルはウエル電
位発生回路２１から供給されているため、もし外
部電源電圧が雑音等により変動しても安定化電源
２０の出力が十分に安定であるならば、電源雑音
は信号線Ｂには混入しない。
第８図Ａ〜Ｃはウエル領域に動作電圧を与える
ウエル電位発生回路２１の回路例を示す。LSIチ
ツプ内に基準電圧源２０がある場合は、その出力
を適当な電位に変換してウエル供給電圧Vwとす
ればよい。第８図Ａは基準電圧源２０の出力電圧
が負値の場合、第８図Ｂは基準電圧源２０′の出
力が正値の場合を示す。
ウエル電位発生回路２１の回路例を示す。LSIチ
ツプ内に基準電圧源２０がある場合は、その出力
を適当な電位に変換してウエル供給電圧Vwとす
ればよい。第８図Ａは基準電圧源２０の出力電圧
が負値の場合、第８図Ｂは基準電圧源２０′の出
力が正値の場合を示す。
また、基準電圧源がないときは、第８図Ｃのよ
うに負側電源線から大きなデカツプリング時定数
を介してＰ型ウエル電圧Vwを得ることが出来る。
デカツプリング時定数はCp、Rpで決まるが、Ｐ
型ウエルにはリーク電流程度の微小電流しか流れ
込まないため、Rpの値を大きくすることが可能
で、Cpは比較的小さなもので済む。
うに負側電源線から大きなデカツプリング時定数
を介してＰ型ウエル電圧Vwを得ることが出来る。
デカツプリング時定数はCp、Rpで決まるが、Ｐ
型ウエルにはリーク電流程度の微小電流しか流れ
込まないため、Rpの値を大きくすることが可能
で、Cpは比較的小さなもので済む。
なお、Cpとして必要な容量値がIC内で実現可
能な値よりも大きな時は、例えば、H.Ohara他
がIEEE J.Solid−State Circuits vol.SC−15、
No.６、pp.1005−1013、Dec.1980.に発表している
ような能動回路を用いたミラー形容量増倍回路を
用いてCpを構成することも容易である。
能な値よりも大きな時は、例えば、H.Ohara他
がIEEE J.Solid−State Circuits vol.SC−15、
No.６、pp.1005−1013、Dec.1980.に発表している
ような能動回路を用いたミラー形容量増倍回路を
用いてCpを構成することも容易である。
第７図２２に示したレベルシフト回路はスイツ
チ用トランジスタSW１，SW２がＮチヤネル
MOSトランジスタのみを用いて構成された場合
でも十分正負のアナログ信号を開閉し得るようゲ
ート制御電位を直流的にシフトするものであり、
その実施例は第９図に示される。図中、スイツチ
制御信号φがローレベル、すなわちSW１又は
SW２がオフのとき、レベルシフト用MOSトラン
ジスタスイツチ２３がオンとなり、レベルシフト
用キヤパシタ２４は適宜のバイアス電圧VBと論
理ローレベルの差の電圧まで充電される。次にス
イツチ制御信号φがハイレベル、すなわちSW１
又はSW２がオンとなつたとき、スイツチ２３は
オフとなり、スイツチ制御用ゲート端子２５の電
圧は論理ハイレベルより論理ローレベルとVBの
電圧だけ高い電圧が発生する。このVBを適当な
電圧に設定することにより、SW１又はSW２が
ＮチヤネルMOSトランジスタのみで構成されて
いる場合でもアナログ信号を十分にオン、オフさ
せることが可能となる。なお、第９図に示したよ
うなレベルシフト回路を用いず、スイツチ用Ｎチ
ヤネルMOSトランジスタのしきい値電圧を半導
体構造プロセスの調整により変化させることによ
り同等の効果を実現できることはいうまでもな
い。
チ用トランジスタSW１，SW２がＮチヤネル
MOSトランジスタのみを用いて構成された場合
でも十分正負のアナログ信号を開閉し得るようゲ
ート制御電位を直流的にシフトするものであり、
その実施例は第９図に示される。図中、スイツチ
制御信号φがローレベル、すなわちSW１又は
SW２がオフのとき、レベルシフト用MOSトラン
ジスタスイツチ２３がオンとなり、レベルシフト
用キヤパシタ２４は適宜のバイアス電圧VBと論
理ローレベルの差の電圧まで充電される。次にス
イツチ制御信号φがハイレベル、すなわちSW１
又はSW２がオンとなつたとき、スイツチ２３は
オフとなり、スイツチ制御用ゲート端子２５の電
圧は論理ハイレベルより論理ローレベルとVBの
電圧だけ高い電圧が発生する。このVBを適当な
電圧に設定することにより、SW１又はSW２が
ＮチヤネルMOSトランジスタのみで構成されて
いる場合でもアナログ信号を十分にオン、オフさ
せることが可能となる。なお、第９図に示したよ
うなレベルシフト回路を用いず、スイツチ用Ｎチ
ヤネルMOSトランジスタのしきい値電圧を半導
体構造プロセスの調整により変化させることによ
り同等の効果を実現できることはいうまでもな
い。
以上に示したように本発明を用いることにより
電源に発生した雑音を信号線に混入させることの
ない、言いかえればPSRRの非常に大きいSW−
Ｃ形LSI化アナログフイルタ回路を容易に実現す
ることが可能となる。このことは高精度、低雑音
を必須とする通信用CODECを初めとする各種ア
ナログLSIの高性能化に多大な効果をもたらす。
電源に発生した雑音を信号線に混入させることの
ない、言いかえればPSRRの非常に大きいSW−
Ｃ形LSI化アナログフイルタ回路を容易に実現す
ることが可能となる。このことは高精度、低雑音
を必須とする通信用CODECを初めとする各種ア
ナログLSIの高性能化に多大な効果をもたらす。
なお、ここに示した実施例ではＰ型のウエルを
用いる場合について示したが、Ｎ型ウエルを用い
るLSIにおいても同様の回路構造を実現すること
は容易である。
用いる場合について示したが、Ｎ型ウエルを用い
るLSIにおいても同様の回路構造を実現すること
は容易である。
第１図〜第３図はそれぞれスイツチドキヤパシ
タ型積分回路の基本的構成を示す回路図、第４図
〜第６図は半導体集積回路化したスイツチ用
MOSトランジスタとキヤパシタの構造例を示す
断面図、第７図は本発明の一実施例、第８図Ａ〜
Ｃはウエル領域に電位を与えるための電源回路の
構成例を示す図、第９図は制御信号のレベルシフ
ト回路例を示すものである。 図においてＸ，Ｙ，Y1，Y2，Y4，Y5，Ｚ，
Z3，Z6は積分回路、C1はトランスフアキヤパシ
タ、SW１，SW１′，SW１″，SW２，SW２′，
SW２″はスイツチ用トランジスタ、Ａはオペア
ンプを示す。
タ型積分回路の基本的構成を示す回路図、第４図
〜第６図は半導体集積回路化したスイツチ用
MOSトランジスタとキヤパシタの構造例を示す
断面図、第７図は本発明の一実施例、第８図Ａ〜
Ｃはウエル領域に電位を与えるための電源回路の
構成例を示す図、第９図は制御信号のレベルシフ
ト回路例を示すものである。 図においてＸ，Ｙ，Y1，Y2，Y4，Y5，Ｚ，
Z3，Z6は積分回路、C1はトランスフアキヤパシ
タ、SW１，SW１′，SW１″，SW２，SW２′，
SW２″はスイツチ用トランジスタ、Ａはオペア
ンプを示す。
Claims (1)
- １ トランスフア・キヤパシタと演算増幅器とを
スイツチ用電界効果型トラジスタで結合してなる
回路を有する半導体集積回路化されたフイルタ装
置において、上記トランジスタを半導体基板表面
のウエル領域内に形成し、上記半導体基板には外
部供給電源から所定の電位を与え、上記トランジ
スタが形成されるウエル領域には上記外部供給電
源からの雑音を遮断した当該ウエル専用の電源電
位を供給したことを特徴とするスイツチドキヤパ
シタ型フイルタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8108681A JPS5717220A (en) | 1981-05-29 | 1981-05-29 | Switched capacitor type filter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8108681A JPS5717220A (en) | 1981-05-29 | 1981-05-29 | Switched capacitor type filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5717220A JPS5717220A (en) | 1982-01-28 |
| JPS632365B2 true JPS632365B2 (ja) | 1988-01-19 |
Family
ID=13736572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8108681A Granted JPS5717220A (en) | 1981-05-29 | 1981-05-29 | Switched capacitor type filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5717220A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58187015A (ja) * | 1982-04-26 | 1983-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイツチト・キヤパシタ回路 |
| JPS594314A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | スイツチド・キヤパシタ・フイルタ |
| JPS59132218A (ja) * | 1983-01-19 | 1984-07-30 | Oki Electric Ind Co Ltd | スイツチト・キヤパシタ |
| JPH063864B2 (ja) * | 1985-09-30 | 1994-01-12 | 株式会社東芝 | スイツチトキヤパシタ回路 |
| JPH04286415A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | スイッチトキャパシタフィルタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126225A (ja) * | 1974-06-29 | 1976-03-04 | Bayer Ag |
-
1981
- 1981-05-29 JP JP8108681A patent/JPS5717220A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126225A (ja) * | 1974-06-29 | 1976-03-04 | Bayer Ag |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5717220A (en) | 1982-01-28 |
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