JPH04286415A - スイッチトキャパシタフィルタ - Google Patents
スイッチトキャパシタフィルタInfo
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- JPH04286415A JPH04286415A JP5092891A JP5092891A JPH04286415A JP H04286415 A JPH04286415 A JP H04286415A JP 5092891 A JP5092891 A JP 5092891A JP 5092891 A JP5092891 A JP 5092891A JP H04286415 A JPH04286415 A JP H04286415A
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- JP
- Japan
- Prior art keywords
- well region
- operational amplifier
- switched capacitor
- input terminal
- capacitor
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Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスイッチトキャパシタフ
ィルタに関する。
ィルタに関する。
【０００２】
【従来の技術】従来用いられているスイッチトキャパシ
タフィルタの基本回路である積分器（以下スイッチトキ
ャパシタ積分器と称する）を図２に示す。
タフィルタの基本回路である積分器（以下スイッチトキ
ャパシタ積分器と称する）を図２に示す。
【０００３】このスイッチトキャパシタ積分器は演算増
幅器１と、演算増幅器１の反転入力端−と出力端との間
に接続された容量ＣＦ と、演算増幅器１の反転入力端
子−にスイッチ５を介して接続された容量ＣＳ とこの
容量ＣＳ の他方の電極を入力端子２とアナログ信号基
準電圧ＡＧＮＤのどちらか一方に接続するスイッチ４と
、演算増幅器１の出力端が接続された出力端子３とによ
り構成されている。スイッチ４と容量ＣＳ との接続点
と接地点との間には寄生容量Ｃ１ が存在している。こ
のスイッチトキャパシタ積分器を動作させるための電源
は特に図示していないが高電位電源及び低電位電源の２
電源であり低電位電源は接地されている。また、ＡＧＮ
Ｄはアナログ信号の基準となるアナログ信号基準電圧で
あり特に制限されないが例えば基準電圧発生回路により
低電位電源（接地）を基準として生成される。尚、アナ
ログ信号基準電圧の電位は例えば、高電位電源の電位の
おおむね１／２に設定される。
幅器１と、演算増幅器１の反転入力端−と出力端との間
に接続された容量ＣＦ と、演算増幅器１の反転入力端
子−にスイッチ５を介して接続された容量ＣＳ とこの
容量ＣＳ の他方の電極を入力端子２とアナログ信号基
準電圧ＡＧＮＤのどちらか一方に接続するスイッチ４と
、演算増幅器１の出力端が接続された出力端子３とによ
り構成されている。スイッチ４と容量ＣＳ との接続点
と接地点との間には寄生容量Ｃ１ が存在している。こ
のスイッチトキャパシタ積分器を動作させるための電源
は特に図示していないが高電位電源及び低電位電源の２
電源であり低電位電源は接地されている。また、ＡＧＮ
Ｄはアナログ信号の基準となるアナログ信号基準電圧で
あり特に制限されないが例えば基準電圧発生回路により
低電位電源（接地）を基準として生成される。尚、アナ
ログ信号基準電圧の電位は例えば、高電位電源の電位の
おおむね１／２に設定される。
【０００４】図３は、図２に示したスイッチトキャパシ
タ積分器を構成している容量ＣＦ 及びＣＳ の断面図
である。容量の一方の電極は半導体基板１１内に作られ
たウエル領域１２上に第１の絶縁膜１５を介して置かれ
た第１の多結晶シリコン層１３であり、他方の電極は第
１の多結晶シリコン層１３上に第２の絶縁膜１６を介し
て置かれた第２の多結晶シリコン層１４である。ウエル
領域１２は、半導体基板１１と第１の多結晶シリコン層
１３との間の容量を通して半導体基板１１上の雑音がス
イッチトキャパシタ積分器に注入されることを防止する
ために設けられており特に図示していないが接地されて
いる。図２における寄生容量Ｃ１ はウエル領域１２と
第１の多結晶シリコン層１３との間の容量を示したもの
である。
タ積分器を構成している容量ＣＦ 及びＣＳ の断面図
である。容量の一方の電極は半導体基板１１内に作られ
たウエル領域１２上に第１の絶縁膜１５を介して置かれ
た第１の多結晶シリコン層１３であり、他方の電極は第
１の多結晶シリコン層１３上に第２の絶縁膜１６を介し
て置かれた第２の多結晶シリコン層１４である。ウエル
領域１２は、半導体基板１１と第１の多結晶シリコン層
１３との間の容量を通して半導体基板１１上の雑音がス
イッチトキャパシタ積分器に注入されることを防止する
ために設けられており特に図示していないが接地されて
いる。図２における寄生容量Ｃ１ はウエル領域１２と
第１の多結晶シリコン層１３との間の容量を示したもの
である。
【０００５】
【発明が解決しようとする課題】この従来のスイッチト
キャパシタ積分器ではウエル領域１２が接地されており
、演算増幅器１の非反転入力端子がアナログ信号基準電
圧ＡＧＮＤに接続されているため、アナログ信号基準電
圧ＡＧＮＤに重畳された雑音、すなわち、ウエル領域１
２の電位（接地レベル）と演算増幅器１の非反転入力端
子の電位（アナログ信号基準電圧ＡＧＮＤ）との交流的
な電位差がその電位差にウエル領域１２から出力端子３
までの利得を乗じた量だけ出力端子３に現われるという
問題点があった。すなわち、ウエル領域１２の電位（接
地レベル）と演算増幅器１の非反転入力端子の電位（ア
ナログ信号基準電圧ＡＧＮＤ）との交流的な電位差ＶＩ
Ｎと出力端子３に現われる信号（雑音）ＶＯＮとの関係
は次式で表わされる。
キャパシタ積分器ではウエル領域１２が接地されており
、演算増幅器１の非反転入力端子がアナログ信号基準電
圧ＡＧＮＤに接続されているため、アナログ信号基準電
圧ＡＧＮＤに重畳された雑音、すなわち、ウエル領域１
２の電位（接地レベル）と演算増幅器１の非反転入力端
子の電位（アナログ信号基準電圧ＡＧＮＤ）との交流的
な電位差がその電位差にウエル領域１２から出力端子３
までの利得を乗じた量だけ出力端子３に現われるという
問題点があった。すなわち、ウエル領域１２の電位（接
地レベル）と演算増幅器１の非反転入力端子の電位（ア
ナログ信号基準電圧ＡＧＮＤ）との交流的な電位差ＶＩ
Ｎと出力端子３に現われる信号（雑音）ＶＯＮとの関係
は次式で表わされる。
【０００６】
ＶＯＮ＝−（Ｃ１ ＣＳ ／ＣＦ （Ｃ１ ＋ＣＳ
））・ＶＩＮ ……（１）例えばＣ１ ＝
０．１ｐＦ ＣＦ ＝１０ｐＦ ＣＳ ＝１ｐＦの
場合、出力端子３に現われる信号ＶＯＮは−９×１０−
３・ＶＩＮとなり、ウエル領域１２の電位（接地レベル
）と演算増幅器１の非反転入力端−の電位（アナログ信
号基準電圧ＡＧＮＤ）との交流的な電位差ＶＩＮのおお
むね１／１００が出力端子３に現われる。
））・ＶＩＮ ……（１）例えばＣ１ ＝
０．１ｐＦ ＣＦ ＝１０ｐＦ ＣＳ ＝１ｐＦの
場合、出力端子３に現われる信号ＶＯＮは−９×１０−
３・ＶＩＮとなり、ウエル領域１２の電位（接地レベル
）と演算増幅器１の非反転入力端−の電位（アナログ信
号基準電圧ＡＧＮＤ）との交流的な電位差ＶＩＮのおお
むね１／１００が出力端子３に現われる。
【０００７】
【課題を解決するための手段】本発明のスイッチトキャ
パシタフィルタにおいては前記問題を解決するために容
量を半導体基板内に形成されたウエル領域上に形成し、
このウエル領域を演算増幅器の非反転入力端に接続して
いる。
パシタフィルタにおいては前記問題を解決するために容
量を半導体基板内に形成されたウエル領域上に形成し、
このウエル領域を演算増幅器の非反転入力端に接続して
いる。
【０００８】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を説明するための
説明図である。この図において従来例を示した図２と同
一の箇所には同一の符号を記し、その説明は省略する。 容量ＣＳ 及びＣＦ を半導体基板内に形成されたウエ
ル領域上に形成し（図２参照）、このウエル領域を演算
増幅器の非反転入力端に接続しているという点で従来例
を示した図２とは異なる。このことを図１の一実施例で
はウエル領域と第１の多結晶シリコン層との間の容量Ｃ
１ の一方の電極を演算増幅器の非反転入力端に接続す
ることにより示している。
説明図である。この図において従来例を示した図２と同
一の箇所には同一の符号を記し、その説明は省略する。 容量ＣＳ 及びＣＦ を半導体基板内に形成されたウエ
ル領域上に形成し（図２参照）、このウエル領域を演算
増幅器の非反転入力端に接続しているという点で従来例
を示した図２とは異なる。このことを図１の一実施例で
はウエル領域と第１の多結晶シリコン層との間の容量Ｃ
１ の一方の電極を演算増幅器の非反転入力端に接続す
ることにより示している。
【００１０】図１に示したスイッチトキャパシタ積分器
においてはウエル領域と演算増幅器１の非反転入力端と
が接続されているためその間の交流的な電位差は零とな
り、ウエル領域と第１の多結晶シリコン層との間の容量
を介して雑音が出力端子３に現われるということはなく
なる。（（１）式においてＶＩＮ＝０であるからＶＯＮ
＝０となる）。
においてはウエル領域と演算増幅器１の非反転入力端と
が接続されているためその間の交流的な電位差は零とな
り、ウエル領域と第１の多結晶シリコン層との間の容量
を介して雑音が出力端子３に現われるということはなく
なる。（（１）式においてＶＩＮ＝０であるからＶＯＮ
＝０となる）。
【００１１】尚、ここではスイッチトキャパシタフィル
タとしてスイッチトキャパシタ積分器を例に説明したが
本発明がスイッチトキャパシタ積分器に限らずあらゆる
スイッチトキャパシタフィルタに有効であることは明ら
かである。
タとしてスイッチトキャパシタ積分器を例に説明したが
本発明がスイッチトキャパシタ積分器に限らずあらゆる
スイッチトキャパシタフィルタに有効であることは明ら
かである。
【００１２】
【発明の効果】以上説明したように、本発明のスイッチ
トキャパシタフィルタは、スイッチトキャパシタフィル
タを構成する容量を半導体基板内に形成されたウエル領
域の上に形成し、このウエル領域を演算増幅器の非反転
入力端子に接続しているので、ウエル領域と容量との間
に存在する寄生容量を介して雑音が出力端子に現われる
ことがなくなるという効果を有する。
トキャパシタフィルタは、スイッチトキャパシタフィル
タを構成する容量を半導体基板内に形成されたウエル領
域の上に形成し、このウエル領域を演算増幅器の非反転
入力端子に接続しているので、ウエル領域と容量との間
に存在する寄生容量を介して雑音が出力端子に現われる
ことがなくなるという効果を有する。
【図１】本発明の一実施例を説明するための回路図、
【
図２】従来のスイッチトキャパシタフィルタの一例を説
明するための回路図、
図２】従来のスイッチトキャパシタフィルタの一例を説
明するための回路図、
【図３】スイッチトキャパシタフィルタを構成している
容量の断面図、
容量の断面図、
１ 演算増幅器
２ 入力端子
２ 出力端子
４，５ スイッチ
ＣＳ ，ＣＦ 容量
Ｃ１ 寄生容量
ＡＧＮＤ アナログ信号基準電圧１１ 半
導体基板 １２ ウエル領域 １３ 第１の多結晶シリコン層 １４ 第２の多結晶シリコン層 １５ 第１の絶縁膜 １６ 第２の絶縁膜 １７ 第３の絶縁膜
導体基板 １２ ウエル領域 １３ 第１の多結晶シリコン層 １４ 第２の多結晶シリコン層 １５ 第１の絶縁膜 １６ 第２の絶縁膜 １７ 第３の絶縁膜
Claims (1)
- 【請求項１】 容量とスイッチと演算増幅器を具備し
、該演算増幅器の非反転入力端子がアナログ信号基準電
圧に接続されたスイッチトキャパシタフィルタにおいて
、該容量を半導体基板内に形成されたウエル領域上に形
成し、該ウエル領域を前記演算増幅器の非反転入力端子
に接続したことを特徴とするスイッチトキャパシタフィ
ルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5092891A JPH04286415A (ja) | 1991-03-15 | 1991-03-15 | スイッチトキャパシタフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5092891A JPH04286415A (ja) | 1991-03-15 | 1991-03-15 | スイッチトキャパシタフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286415A true JPH04286415A (ja) | 1992-10-12 |
Family
ID=12872478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5092891A Pending JPH04286415A (ja) | 1991-03-15 | 1991-03-15 | スイッチトキャパシタフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286415A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717220A (en) * | 1981-05-29 | 1982-01-28 | Hitachi Ltd | Switched capacitor type filter device |
| JPS5923615A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | スイツチドキヤパシタフイルタ |
| JPS5954313A (ja) * | 1982-08-19 | 1984-03-29 | エイ・ティ・アンド・ティ・コーポレーション | 相互コンダクタンス素子回路 |
| JPS61179610A (ja) * | 1985-02-05 | 1986-08-12 | Nec Corp | スイツチトキヤパシタ回路 |
| JPH01132210A (ja) * | 1988-09-30 | 1989-05-24 | Nippon Telegr & Teleph Corp <Ntt> | スイッチト・キャパシタ回路 |
| JPH0376309A (ja) * | 1989-08-18 | 1991-04-02 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタ回路 |
-
1991
- 1991-03-15 JP JP5092891A patent/JPH04286415A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717220A (en) * | 1981-05-29 | 1982-01-28 | Hitachi Ltd | Switched capacitor type filter device |
| JPS5923615A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | スイツチドキヤパシタフイルタ |
| JPS5954313A (ja) * | 1982-08-19 | 1984-03-29 | エイ・ティ・アンド・ティ・コーポレーション | 相互コンダクタンス素子回路 |
| JPS61179610A (ja) * | 1985-02-05 | 1986-08-12 | Nec Corp | スイツチトキヤパシタ回路 |
| JPH01132210A (ja) * | 1988-09-30 | 1989-05-24 | Nippon Telegr & Teleph Corp <Ntt> | スイッチト・キャパシタ回路 |
| JPH0376309A (ja) * | 1989-08-18 | 1991-04-02 | Asahi Kasei Micro Syst Kk | スイッチトキャパシタ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990525 |