JPS61179610A - スイツチトキヤパシタ回路 - Google Patents
スイツチトキヤパシタ回路Info
- Publication number
- JPS61179610A JPS61179610A JP60019258A JP1925885A JPS61179610A JP S61179610 A JPS61179610 A JP S61179610A JP 60019258 A JP60019258 A JP 60019258A JP 1925885 A JP1925885 A JP 1925885A JP S61179610 A JPS61179610 A JP S61179610A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- differential amplifier
- capacitor
- whose
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッチトキャ・臂シタ回路に関し、特に使用
するＭＯＳ トランジスタからなるスイッチよシ生ずる
フィードスルーの除去及び電源雑音除去率（Ｐｏｗｅｒ
５ｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ ＊
以下ＰＳＲＲと略す。）の向上を図るスイッチトキャパ
シタ回路に関する。
するＭＯＳ トランジスタからなるスイッチよシ生ずる
フィードスルーの除去及び電源雑音除去率（Ｐｏｗｅｒ
５ｕｐｐｌｙ Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ ＊
以下ＰＳＲＲと略す。）の向上を図るスイッチトキャパ
シタ回路に関する。
第２図は従来のスイッチトキャパシタ回路ヲ利用した積
分器を示した回路図である。第２図中。
分器を示した回路図である。第２図中。
１は入力電圧Ｖ□が印加される信号入力端子、２は出力
電圧Ｖ。ＵＴが出力される信号出力端子、Ａは差動増幅
器で、その出力端子は信号出力端子２に接続されている
。Ｃ□は差動増幅器Ａの逆相入力端子と信号出力端子２
間に接続されたコンデンサ。
電圧Ｖ。ＵＴが出力される信号出力端子、Ａは差動増幅
器で、その出力端子は信号出力端子２に接続されている
。Ｃ□は差動増幅器Ａの逆相入力端子と信号出力端子２
間に接続されたコンデンサ。
Ｃ２は信号入力端子１と差動増幅器Ａの逆相入力端子間
に接続されたコンデンサである。Ｍｌは信号入刃端子１
（コンデンサＣ２の一端）とグラウンド間に接続された
ＭＯＳトランジスタからなるスイッチ（以下、 ＭＯＳ
スイッチと略称す。）２Ｍ２は差動増幅器Ａの逆相入力
端子（コンデンサＣ２の他端）とグラウンド間に接続さ
れたＭＯＳスイッチである。差動増幅器Ａの正相入力端
子はグラウンドと接続されている。ＭＯＳスイッチＭ□
２Ｍ２のデートには。
に接続されたコンデンサである。Ｍｌは信号入刃端子１
（コンデンサＣ２の一端）とグラウンド間に接続された
ＭＯＳトランジスタからなるスイッチ（以下、 ＭＯＳ
スイッチと略称す。）２Ｍ２は差動増幅器Ａの逆相入力
端子（コンデンサＣ２の他端）とグラウンド間に接続さ
れたＭＯＳスイッチである。差動増幅器Ａの正相入力端
子はグラウンドと接続されている。ＭＯＳスイッチＭ□
２Ｍ２のデートには。
該ＭＯＳスイッチＭ□２Ｍ２の開閉を制御するために。
それぞれ第３図に示されるようなパルス波形を有する制
御クロックφ１．φ２が印加される。
御クロックφ１．φ２が印加される。
このような構成によると、 ＭＯＳスイッチＭ２のダー
ト・ソース、ドレイン間の浮遊容量の影響で。
ト・ソース、ドレイン間の浮遊容量の影響で。
信号出力端子２にフィードスルー電圧があられれる。そ
の為、精度の要求されるアナログ信号を扱う時、このフ
ィードスルー電圧は雑音とみなされ。
の為、精度の要求されるアナログ信号を扱う時、このフ
ィードスルー電圧は雑音とみなされ。
Ｓ／Ｎが劣化してしまう。
又、電源雑音も、電源によシバイアスされたシリコン基
板とＭＯＳスイッチＭ２のソース、ドレイン拡散層との
間の浮遊容量を介して、出力端子２に回り込みＰＳＲＲ
特性を劣化させる。
板とＭＯＳスイッチＭ２のソース、ドレイン拡散層との
間の浮遊容量を介して、出力端子２に回り込みＰＳＲＲ
特性を劣化させる。
従って１本発明の目的は、上述の欠点を除去し。
高ＰＳＲＲを有し、かつフィードスルーに対して強いス
イッチトキャパシタ回路を提供することにある。
イッチトキャパシタ回路を提供することにある。
本発明によるスイッチトキャノクシタ回路は、少なくと
も、差動増幅器、一端が前記差動増幅器の逆相入力端子
に接続され他端が前記差動増幅器の出力端子に接続され
る第１のコンデンサ、一端が前記差動増幅器の逆相入力
端子に接続される第２のコンデンサ、及び一端が前記差
動増幅器の逆相入力端子に接続され他端が接地されたＭ
ＯＳ トランジスタからなる第１のスイッチを有するス
イッチトキャｉ４シタ回路において、一端が前記差動増
幅器の正相入力端子に接続され他端が接地された前記第
１のスイッチを構成するＭＯＳ トランジスタと同じ寸
法のＭＯＳ トランジスタからなる第２のスイッチと、
該第２のスイッチと並列に接続される第３のコンデンサ
と、前記第２のスイッチと並列に接続される抵抗とを付
加したことを特徴とする。
も、差動増幅器、一端が前記差動増幅器の逆相入力端子
に接続され他端が前記差動増幅器の出力端子に接続され
る第１のコンデンサ、一端が前記差動増幅器の逆相入力
端子に接続される第２のコンデンサ、及び一端が前記差
動増幅器の逆相入力端子に接続され他端が接地されたＭ
ＯＳ トランジスタからなる第１のスイッチを有するス
イッチトキャｉ４シタ回路において、一端が前記差動増
幅器の正相入力端子に接続され他端が接地された前記第
１のスイッチを構成するＭＯＳ トランジスタと同じ寸
法のＭＯＳ トランジスタからなる第２のスイッチと、
該第２のスイッチと並列に接続される第３のコンデンサ
と、前記第２のスイッチと並列に接続される抵抗とを付
加したことを特徴とする。
以下９図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明によるスイッチトキャノぐシタ回路の基
本となる積分器の一実施例の構成を示した回路図であシ
、第２図と同一の機能を有する構成要素には同一の参照
数字を付しである。第１図において、第２図に示した従
来のスイッチトキャノｅシタ積分器と異なるところは、
従来（第２図）では、差動増幅器Ａの正相入力端子とグ
ラウンドとは直接接続されているのに対し２本実施例（
第１図）では、差動増幅器Ａの正相入力端子とグラウン
ド間に、差動増幅器Ａの逆相入力端子とグラウンド間に
接続されたＭＯＳスイッチＭ２と同じＭＯＳスイッチＭ
３．コンデンサＣ３及び抵抗Ｒを挿入している点である
。
本となる積分器の一実施例の構成を示した回路図であシ
、第２図と同一の機能を有する構成要素には同一の参照
数字を付しである。第１図において、第２図に示した従
来のスイッチトキャノｅシタ積分器と異なるところは、
従来（第２図）では、差動増幅器Ａの正相入力端子とグ
ラウンドとは直接接続されているのに対し２本実施例（
第１図）では、差動増幅器Ａの正相入力端子とグラウン
ド間に、差動増幅器Ａの逆相入力端子とグラウンド間に
接続されたＭＯＳスイッチＭ２と同じＭＯＳスイッチＭ
３．コンデンサＣ３及び抵抗Ｒを挿入している点である
。
第４図は第１図の回路の電源雑音モデルを示す。
第４図中、ＶＤは直流電源（−例としテｖＤＤ＝５ｖ。
Ｖｓ８＝−５Ｖ）、Ｎ□は直流電源ＶＤに重畳される雑
音源及びフィードスルー電圧源、 Ｃ８１はダート容量
、Ｃ８□は拡散容量をそれぞれ示す。第５図は本発明の
詳細な説明するために、上記雑音源からみたブロック図
を示す。第４図のＭＯＳスイッチとして同一サイズのス
イッチＭ、 、 Ｍ３のタート容量Ｃ８□、拡散容量Ｃ
８２は等しく、第５図では、上記浮遊容量を雑音源から
見込んだ等価容量値Ｃｓとおいている。第５図における
節点解析を行うと、以下の（１） 、 （２）式のよう
になる。
音源及びフィードスルー電圧源、 Ｃ８１はダート容量
、Ｃ８□は拡散容量をそれぞれ示す。第５図は本発明の
詳細な説明するために、上記雑音源からみたブロック図
を示す。第４図のＭＯＳスイッチとして同一サイズのス
イッチＭ、 、 Ｍ３のタート容量Ｃ８□、拡散容量Ｃ
８２は等しく、第５図では、上記浮遊容量を雑音源から
見込んだ等価容量値Ｃｓとおいている。第５図における
節点解析を行うと、以下の（１） 、 （２）式のよう
になる。
ただしｖ ｇ ”” Ｒ−１＋ Ｐ ＝ｊ２πｆ（ｊ＝
４了、ｆは周波数（Ｈｚ））である。
４了、ｆは周波数（Ｈｚ））である。
（１） 、 （２）式よシ、雑音源から出力端子への伝
達関数Ｖ。ＵＴ／Ｖ工、を求めると、（３）式のように
あられせる。
達関数Ｖ。ＵＴ／Ｖ工、を求めると、（３）式のように
あられせる。
具体例として、第１図のコンデンサＣ１，Ｃ３を１０Ｐ
Ｆ、Ｒ＝１０Ｒ１！ＩＱ、第５図の等価浮遊容量Ｃｓを
０．０２ＰＦとし、それを（３）式に代入して計算して
求めた周波数特性を第６図に示す。第６図において。
Ｆ、Ｒ＝１０Ｒ１！ＩＱ、第５図の等価浮遊容量Ｃｓを
０．０２ＰＦとし、それを（３）式に代入して計算して
求めた周波数特性を第６図に示す。第６図において。
縦軸は抑圧量（ｄＢ）、横軸は周波数（ｋＨｚ ）をそ
れぞれ示す。
れぞれ示す。
第６図に示された特性は、フィードスルー電圧に関して
は、 ＭＯＳスイッチの浮遊容量を介して出力端子に伝
達されるフィードスルー電圧の抑圧量を示している。一
方、 ＰＳＲＲに関する本発明の効果記実施例では約５
３（ｄＢ））と、高周波（ｆ＝ｆ、）で使用する高抵抗
Ｒは、 ＭＯＳ トランジスタにょシ容易に実現しうる
。
は、 ＭＯＳスイッチの浮遊容量を介して出力端子に伝
達されるフィードスルー電圧の抑圧量を示している。一
方、 ＰＳＲＲに関する本発明の効果記実施例では約５
３（ｄＢ））と、高周波（ｆ＝ｆ、）で使用する高抵抗
Ｒは、 ＭＯＳ トランジスタにょシ容易に実現しうる
。
以上説明したように２本発明はフィードスルー電圧の抑
圧及びＰＳＲＲの改善に効果があシ、高精度のアナログ
信号を扱うスイッチトキャパシタ回路に応用可能である
。
圧及びＰＳＲＲの改善に効果があシ、高精度のアナログ
信号を扱うスイッチトキャパシタ回路に応用可能である
。
第１図は本発明によるスイッチトキャノ４シタ回路の基
本となる積分器の一実施例の構成を示した回路図、第２
図は従来のスイッチトキャｉ４シタ回路を利用した積分
器を示した回路図、第３図はＭＯＳスイッチに印加され
る制御クロックの波形図。 第４図は第１図の回路の浮遊容量を含んだ電源雑音モデ
ルを示した回路図、第５図は本発明の詳細な説明するた
めのブロック図、第６図は本発明の詳細な説明するため
の周波数特性の一例を示した図である。 １・・・信号入力端子、２・・・信号出力端子＋ ＣＩ
＋Ｃ２＋Ｃ３・・・コンデンサ、 Ｍ、 、Ｍ２．Ｍ３
・・・ＭＯＳスイッチ。 Ｒ・・・抵抗、Ａ・・・差動増幅器。
本となる積分器の一実施例の構成を示した回路図、第２
図は従来のスイッチトキャｉ４シタ回路を利用した積分
器を示した回路図、第３図はＭＯＳスイッチに印加され
る制御クロックの波形図。 第４図は第１図の回路の浮遊容量を含んだ電源雑音モデ
ルを示した回路図、第５図は本発明の詳細な説明するた
めのブロック図、第６図は本発明の詳細な説明するため
の周波数特性の一例を示した図である。 １・・・信号入力端子、２・・・信号出力端子＋ ＣＩ
＋Ｃ２＋Ｃ３・・・コンデンサ、 Ｍ、 、Ｍ２．Ｍ３
・・・ＭＯＳスイッチ。 Ｒ・・・抵抗、Ａ・・・差動増幅器。
Claims (1)
- １、少なくとも、差動増幅器、一端が前記差動増幅器の
逆相入力端子に接続され他端が前記差動増幅器の出力端
子に接続される第１のコンデンサ、一端が前記差動増幅
器の逆相入力端子に接続される第２のコンデンサ、及び
一端が前記差動増幅器の逆相入力端子に接続され他端が
接地されたＭＯＳトランジスタからなる第１のスイッチ
を有するスイッチトキャパシタ回路において、一端が前
記差動増幅器の正相入力端子に接続され他端が接地され
た前記第１のスイッチを構成するＭＯＳトランジスタと
同じ寸法のＭＯＳトランジスタからなる第２のスイッチ
と、該第２のスイッチと並列に接続される第３のコンデ
ンサと、前記第２のスイッチと並列に接続される抵抗と
を付加したことを特徴とするスイッチトキャパシタ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019258A JPS61179610A (ja) | 1985-02-05 | 1985-02-05 | スイツチトキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019258A JPS61179610A (ja) | 1985-02-05 | 1985-02-05 | スイツチトキヤパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61179610A true JPS61179610A (ja) | 1986-08-12 |
Family
ID=11994404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60019258A Pending JPS61179610A (ja) | 1985-02-05 | 1985-02-05 | スイツチトキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179610A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286415A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | スイッチトキャパシタフィルタ |
| JPH06334483A (ja) * | 1993-05-21 | 1994-12-02 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタサンプルホールド回路 |
| JP2006109377A (ja) * | 2004-10-08 | 2006-04-20 | Rohm Co Ltd | イメージセンサ、及び画像処理装置 |
| JP2014517438A (ja) * | 2011-04-28 | 2014-07-17 | アナログ ディヴァイスィズ インク | 増幅器のためのノイズ消去システムおよび方法 |
-
1985
- 1985-02-05 JP JP60019258A patent/JPS61179610A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286415A (ja) * | 1991-03-15 | 1992-10-12 | Nec Corp | スイッチトキャパシタフィルタ |
| JPH06334483A (ja) * | 1993-05-21 | 1994-12-02 | Matsushita Electric Ind Co Ltd | スイッチトキャパシタサンプルホールド回路 |
| JP2006109377A (ja) * | 2004-10-08 | 2006-04-20 | Rohm Co Ltd | イメージセンサ、及び画像処理装置 |
| JP2014517438A (ja) * | 2011-04-28 | 2014-07-17 | アナログ ディヴァイスィズ インク | 増幅器のためのノイズ消去システムおよび方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Salama et al. | CMOS operational transresistance amplifier for analog signal processing | |
| KR100372123B1 (ko) | 액티브 필터 회로 | |
| GB1197378A (en) | Improvements in or relating to Band Filters | |
| JPS61179610A (ja) | スイツチトキヤパシタ回路 | |
| JPH0497608A (ja) | 演算増幅回路 | |
| US4306197A (en) | Switched-capacitor elliptic filter | |
| US5638020A (en) | Switched capacitor differential circuits | |
| Steyaert et al. | Low-power monolithic signal-conditioning system | |
| JPH01272312A (ja) | スイッチドキャパシタ回路 | |
| JPS61170113A (ja) | ２次アクテイブ位相等価器 | |
| ATE42163T1 (de) | Aktive filter. | |
| JP3129043B2 (ja) | スイッチドキャパシタ積分器 | |
| JP2723664B2 (ja) | スイッチドキャパシタフィルタ | |
| FR2287807A1 (fr) | Montage pour supprimer des tensions parasites | |
| JPH01258188A (ja) | 加算器 | |
| JPH01246912A (ja) | ローパスフィルタ | |
| JPS63219219A (ja) | スイツチドキヤパシタ回路 | |
| JPS5840662Y2 (ja) | アナログ入力マルチプレクサ | |
| JP3271230B2 (ja) | 信号波形再現回路 | |
| JPS62207020A (ja) | 余弦二乗フイルタ | |
| JPS61191111A (ja) | スイツチド・キヤパシタ回路 | |
| JPS6048612A (ja) | 濾波器 | |
| JPS5824320Y2 (ja) | アナログ遅延素子のプッシュプル回路 | |
| JPH02135909A (ja) | オフセット補正回路 | |
| JPS62272608A (ja) | 移相装置 |