KR100372123B1 - 액티브 필터 회로 - Google Patents

액티브 필터 회로 Download PDF

Info

Publication number
KR100372123B1
KR100372123B1 KR10-2000-0012085A KR20000012085A KR100372123B1 KR 100372123 B1 KR100372123 B1 KR 100372123B1 KR 20000012085 A KR20000012085 A KR 20000012085A KR 100372123 B1 KR100372123 B1 KR 100372123B1
Authority
KR
South Korea
Prior art keywords
current
terminal
current amplifier
circuit
source
Prior art date
Application number
KR10-2000-0012085A
Other languages
English (en)
Other versions
KR20010006778A (ko
Inventor
가모시다이와오
가와노미츠모
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010006778A publication Critical patent/KR20010006778A/ko
Application granted granted Critical
Publication of KR100372123B1 publication Critical patent/KR100372123B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/12—Frequency selective two-port networks using amplifiers with feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45098—PI types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
    • H03H11/0472—Current or voltage controlled filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45652—Indexing scheme relating to differential amplifiers the LC comprising one or more further dif amp stages, either identical to the dif amp or not, in cascade

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Networks Using Active Elements (AREA)

Abstract

본 발명은 회로 규모가 작고 M0S 트랜지스터 회로에 유효하고 왜곡이 적으며, 또한 노이즈 성능에 있어서 우수한 액티브 필터 회로를 제공한다.
전류 증폭기 GMl, GM2는 MOS 트랜지스터 회로로 이루어지는 단일 구성의 반전 증폭기, 동상 증폭기이다. 전류 증폭기 GM1의 입력 단자(1a)와 전류 증폭기 GM2의 출력 단자(2b)의 접속점에는 커패시터(Cl)의 한쪽 전극이 접속되며 전류 증폭기 GM2의 입력 단자(1b)와 전류 증폭기 GM1의 출력 단자(2a)의 접속점에는 커패시터 C2의 한쪽 전극이 접속되어 있다. 필터의 입력 신호 X는 커패시터(C1)의 다른쪽 전극에 공급되는 동시에 가산 회로(4)에 공급된다. 가산 회로(4)는 하나 이상의 MOS 트랜지스터에 의해서 구성되어, 전류 증폭기 GM1의 출력 단자(2a)에서의 출력 신호와 입력 신호 X를 합산하는 기능을 갖는다. Yl, Y2, Y3는 필터의 각 출력 신호이다.

Description

액티브 필터 회로{ACTIVE FILTER CIRCUIT}
본 발명은 아날로그 신호 처리에 널리 이용되는 액티브 필터 회로에 관한 것으로, 특히 M0S 트랜지스터 IC 회로에 적용되는 액티브 필터 회로에 관한 것이다.
원하는 주파수 특성을 얻기 위한 IC 내장의 액티브 필터로서, 전류 출력의 차동 증폭기로 구성되는 가변 GM 증폭기가 이용되어 왔다. 예컨대, 바이 CAD형 또는 그 변형형의 액티브 필터 회로에 가변 GM 증폭기를 적용함으로써 각종의 필터를 구성할 수 있다.
도 12는 종래의 GM 증폭기를 이용한 신호 제거 필터(TRAP)의 구성을 나타내는 회로도이다. 가변 GM 증폭기(21, 22)가 설치되어 있다. GM 증폭기(21)의 출력단자와 GM 증폭기(22)의 비반전 입력 단자의 접속점과 접지점 사이에 커패시터 C31이 삽입되어 있다. GM 증폭기(21)의 비반전 입력 단자와 GM 증폭기(22)의 출력 단자의 사이에 커패시터 C32가 삽입되어 있다. GM 증폭기(22)의 출력 단자는 버퍼(23)를 통해 GM 증폭기(21)의 반전 입력 단자 및 이 필터 회로의 선택도 Q를 제어하는 버퍼 회로(24)를 통해 GM 증폭기(22)의 반전 입력 단자에 접속되어 있다. GM 증폭기(21, 22)에는 원하는 주파수 특성을 얻기 위한 제어 신호가 공급된다. GM 증폭기(21)의 비반전 입력 단자에 필터의 입력 신호 X가 공급되어 GM 증폭기(22)의 출력은 버퍼(23)를 통해 필터의 출력 신호 Y가 된다.
상기 구성에 있어서, 입력 신호 X에 대한 출력 신호 Y의 전달 함수는 다음식으로 나타낸다(다만, s는 jω, gml, 2는 각 GM 증폭기(21, 22)의 컨덕턴스, C3l, C32는 각 커패시터 C31, C32의 정전 용량).
수학식 1보다 가변 GM 증폭기의 각각의 트랜스 컨덕턴스 gml, gm2를 제어함으로써 원하는 주파수 특성을 얻을 수 있다. 여기서는 설명을 간략하게 하기 위해서 필터의 Q를 고정하고 있다.
도 13은 상기 도 12의 가변 GM 증폭기에 일반적으로 이용되는 구체적인 회로 구성을 나타내는 회로도이다. 차동 쌍트랜지스터 Ql, Q2의 각각의 베이스는 비반전 입력 및 반전 입력이 된다. 베이스가 전압원 VB에 연결되는 트랜지스터 Q3, Q4는 전압 전류 변환부이며, 각 콜렉터는 전원 Vcc에 접속되고, 각 에미터는 트랜지스터 Ql, Q2의 각각의 콜렉터에 접속되어 있다. 트랜지스터 Ql, Q2의 각 에미터는 전류 변환 계수를 결정하는 저항 R을 통해 접속되는 동시에, 정전류 I1의 각 정전류원을 통해 접지되어 있다.
출력 제어계의 트랜지스터 Q5, Q6의 각 베이스는 각각 트랜지스터 Q2, Q1의 각 에미터에 접속되어 있다. 트랜지스터 Q5, Q6의 양 에미터는 정전류 I2의 전류원을 통해 접지되어 있다. 트랜지스터 Q5, Q6의 콜렉터는 차동 전류 출력이 된다.
상기 구성의 회로는 기본적인 길버트 회로이며, 입력 Vi에서 출력 전류 I0(= I5-I6)까지의 전달 함수는 다음식으로 나타낼 수 있다(Il, I2는 도면 중 I1, I2의 전류치).
수학식 2에서 알 수 있는 바와 같이, 도 13의 회로의 gm은 다음식으로 나타낼 수 있다.
수학식 3에서 알 수 있는 바와 같이, gm은 전류 I1, I2의 비에 따라 제어된다.
상기 설명에서 I1을 고정 전류로 하고, I2를 가변 전류로서 도 12의 구성의 제어 신호를 도 13의 I2로 대체하면, 필터의 주파수 특성이 가변된다.
그런데, 상기 종래의 가변 GM 증폭기는 바이폴라 트랜지스터의 다이오드 특성을 살려, 입력 신호를 압축, 신장하여 신호를 전송하는 구성을 취하고 있다. 이 때문에, 다음과 같은 문제을 들 수 있다.
우선, 노이즈 성능의 문제를 생각할 수 있다. 도 13의 경우, 트랜지스터 Ql, Q2 및 Q3, Q4로 구성되는 차동 회로에 의해 입력 신호가 압축되어 트랜지스터 Q5, Q6에 의해 신장된다.
여기서, 상기 회로의 지배적인 노이즈는 트랜지스터 Q3, Q4 및 Q5, Q6의 쇼트·노이즈이다. 그 때문에, 압축된 입력 신호에 대하여 발생한 쇼트·노이즈가 부가되어, 결과로서 노이즈 성능을 저하시킨다. 또한, 각 트랜지스터의 베이스 내 부 저항(rbb')의 열잡음도 무시할 수 없는 정도의 노이즈를 발생시킨다.
상기 노이즈 성능을 개선하는 방법으로서, 일반적으로 2가지 방법이 있다.
(1) 전류 I1, I2를 늘려 입력 변환 노이즈를 감소시킨다. 즉, 입출력의 다이나믹 레인지를 늘려 등가적으로 S/N을 개선한다.
(2) 트랜지스터의 베이스 면적을 늘려, rbb'를 감소시켜 노이즈 성능을 개선한다.
상기 2가지 방법의 개선책에 의해 어느 정도의 노이즈 성능 개선이 예상된다. 그러나, 이러한 개선책을 실시하면 필연적으로 전류 소비의 증가를 초래한다. 또한, 전류를 증가시킴으로써, 사용하는 트랜지스터는 어느 정도의 크기가 요구된다. 또한, rbb'을 작게 하기 위해서는 보다 큰 트랜지스터를 이용하지 않으면 안된다. 따라서, 소자 면적의 증대를 초래한다.
상술된 바와 같이 일반적으로 필터 회로에서는 사용하는 용도에 따라 요구되는 주파수 특성을 만족시키는 것 뿐만 아니라 노이즈 성능도 중요하다. 또한 최근의 IC의 다기능화, 고성능화에 따른 필터 회로는 저소비 전력과 고집적율이 매우 강하게 요구되고 있다.
종래의 가변 GM 증폭기를 이용하는 경우에는 노이즈 성능 향상을 포함하여 필터 성능을 향상시키는 것과 소비 전력의 절감 및 집적율의 향상을 모두 만족시키는 것이 곤란하다.
한편, 차동 증폭기를 M0S 트랜지스터 회로로 구성하는 것을 생각할 수 있다. M0S 트랜지스터를 사용함으로써, 저소비 전력 및 고집적율을 기대할 수 있다.
도 14는 MOS 트랜지스터로 구성된 차동 증폭기를 나타내는 회로도이다. 게이트에 차동 입력이 공급되는 N 채널 MOS 트랜지스터 M41, M42의 소스는 공통으로 정전류원 Io를 통해 접지되어 있다. P 채널 M0S 트랜지스터 M43, M44의 소스는 공통으로 전원에 접속되고, 각각의 드레인은 상기 각 트랜지스터 M41, M42의 드레인에 접속되어 있다. MOS 트랜지스터 M43, M44는 그 각 게이트가 공통으로 트랜지스터 M43의 드레인에 접속되어 커런트 미러 회로를 구성하고 있다. 트랜지스터 M42, M 44의 드레인 접속점에서 전류 출력 Iout을 얻는다.
상기 구성의 회로는 MOS 트랜지스터의 특성에 의해, 도 14의 각 곳의 전류 ill, il2, 전압 V1, V2, Vm, 임의의 컨덕턴스 g을 이용하면,
i11= g(V1- Vm-Vth)2, i12= g (V2-Vm-Vth)2,
il1+ i12= Io (정전류)로 주어지므로,
△V= V1-V2, iout= i11- i12로서 출력 전류는 다음의 수학식 4로 나타낸다.
수학식 4에서 알 수 있는 바와 같이, 출력 전류 Iout는 입력 △V에 대하여 선형이 아니라 2차 왜곡이 생긴다. 따라서, MOS 트랜지스터 회로에 의한 차동 증폭기를 포함한 필터를 구성하여도 왜곡이 생기기 쉽고 어떠한 대책이 필요하다.
본 발명은 상기 배경에서 이루어진 것으로, 그 과제는 종래의 차동 증폭기 구성보다 회로 규모를 축소시킬 수 있고, M0S 트랜지스터 회로에 유효하고, 왜곡이 적으며, 또한 노이즈 성능에 있어서 우수한 액티브 필터 회로를 제공하는 것에 있다.
도 1은 본 발명의 제1 실시예에 관한 액티브 필터의 구성을 나타내는 회로도.
도 2는 도 1의 전류 증폭기(반전 증폭기)의 구체적 구성예를 나타내는 회로도.
도 3은 도 1의 일부의 회로 구성의 개념도.
도 4는 도 1의 전류 증폭기(동상 증폭기)의 구체적 구성예를 나타내는 회로도.
도 5는 상기 도 2, 도 4에 도시된 2개의 회로 구성을 도 1에 적용한 구체적인 회로도.
도 6은 본 발명의 회로를 적용하여 구성된 색신호 제거 필터(C-TRAP)의 시뮬레이션 결과를 나타내는 특성 곡선도.
도 7은 종래 기술에서의 필터와 본 발명의 필터의 노이즈 주파수 특성을 나타내는 특성 곡선도.
도 8은 본 발명의 제2 실시예에 관한 액티브 필터의 구성을 나타내는 회로도.
도 9는 도 8의 전류 증폭기(동상 증폭기)의 구체적 구성예를 나타내는 회로도.
도 10은 도 8의 전류 증폭기(반전 증폭기)의 구체적 구성예를 나타내는 회로도.
도 11은 도 9 및 도 10에 도시된 2개의 회로 구성을 도 8에 적용한 구체적인 회로도.
도 12는 종래의 전류 출력의 차동 증폭기로 구성되는 GM 증폭기를 이용한 신호 제거 필터(TRAP)의 구성을 나타내는 회로도.
도 13은 도 l2의 가변 GM 증폭기에 일반적으로 이용되는 구체적인 회로 구성을 나타내는 회로도.
도 14는 M0S 트랜지스터로 구성된 차동 증폭기를 나타내는 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
GM1, GM2 : 단일 GM 증폭기
C1, C2 : 커패시터
4 : 가산 회로
X : 입력 신호
Yl, Y2, Y3 : 출력 신호
본 발명의 액티브 필터 회로는, 제1 입력 단자, 제1 출력 단자 및 제1 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제1 제어 단자를 포함하고, 제1 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하는 제1 전류 증폭기와, 한쪽 전극이 상기 제1 전류 증폭기의 제1 입력 단자에 접속되는 제1 커패시터와, 제2 입력 단자, 제2 출력 단자 및 제2 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제2 제어 단자를 포함하고, 제2 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제2 입력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되고 상기 제2 출력 단자는 상기 제1 전류 증폭기의 제1 입력 단자에 DC 컨덕터(conductor)에 의하여 접속되는 제2 전류 증폭기와, 한쪽 전극이 상기 제2 입력 단자와 제1 출력 단자의 사이의 노드(node)에 접속되는 제2 커패시터를 포함한다. 나아가서, 본 발명의 액티브 필터 회로는, 제3 입력 단자, 제3 출력 단자 및 제3 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제3 제어 단자를 포함하고, 제3 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제3 입력 단자 및 제3 출력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되는 제3 전류 증폭기와, 제4 입력 단자, 제4 출력 단자 및 제4 제어 단자 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제4 제어 단자를 포함하고, 제4 MIS 트랜지스터 회로 배열(circuit arrangement)을 가지며, 상기 제4 출력 단자는 상기 제2 전류 증폭기의 제2 출력 단자에 접속되는 제4 전류 증폭기를 더 포함한다.
본 발명에 따르면, MIS 트랜지스터 회로 구성의 전류 증폭기는 하나의 입력 단자와 하나의 출력 단자를 구비하여, 압축·신장을 반복하는 차동 증폭기 구성을 사용하지 않는다. 적은 소자수로, MIS 트랜지스터의 특성에서 얻어지는 임피던스를 이용하여 신호 전송함으로써 노이즈에 있어서도 우수하다.
도 1은 본 발명의 제1 실시예에 관한 액티브 필터의 구성을 나타내는 회로도이다. 전류 증폭기 GM1은 MOS 트랜지스터 회로로 이루어지는 단일 구성의 반전 증폭기이며, 하나의 입력 단자(1a)와 하나의 출력 단자(2a)를 구비하고, 또한 컨덕턴스를 제어하기 위한 제어 신호 a가 주어지는 단자(3a)가 설치되어 있다. 전류 증폭기 GM1의 입력 단자(1a)에는 커패시터(C1)의 한쪽 전극이 접속되어 있다.
또한, 전류 증폭기 GM2는 MOS 트랜지스터 회로로 이루어지는 단일 구성의 동상 증폭기이며, 하나의 입력 단자(1b)와 하나의 출력 단자(2b)를 구비하고, 또한 컨덕턴스를 제어하기 위한 제어 신호 b가 주어지는 단자(3b)가 설치되어 있다. 전류 증폭기 GM2의 입력 단자(lb)는 전류 증폭기 GM1의 출력 단자(2a)에 접속되어 있다. 전류 증폭기 GM2의 출력 단자(2b)는 전류 증폭기 GM1의 입력 단자(1a)에 접속되어 있다. 상기 전류 증폭기 GM2의 입력 단자(1b)와 전류 증폭기 GMl의 출력 단자(2a)의 접속점에는 커패시터 C2의 한쪽 전극이 접속되어 있다.
전류 증폭기 GM1의 입력 단자(1a)와 접지 사이에는 저항 R이 삽입되어 있다. 필터의 입력 신호 X는 커패시터 Cl의 다른쪽 전극에 공급되는 동시에 가산 회로(4)에 공급된다. 가산 회로(4)는 하나 이상의 MOS 트랜지스터에 의해서 구성되며, 전류증폭기 GM1의 출력 단자(2a)에서의 출력 신호와 입력 신호 X가 더하여 합쳐질 수 있는 기능을 갖는다.
상기 전류 증폭기 GM2의 출력 단자(2b)에서는 필터의 출력 신호 Y1을 얻을 수 있다. 상기 전류 증폭기 GM1의 출력 단자(2a)에서는 필터의 출력 신호 Y2를 얻을 수 있다. 상기 가산 회로(4)의 가산 출력으로서 필터의 출력 신호 Y3를 얻을 수 있다.
상기 도 l의 구성에 있어서, 필터의 입력 신호 X에서 각각의 출력 신호 Yl, Y2 및 Y3으로의 전달 함수를 다음의 수학식 5로 나타낸다(다만, s는 jω, gml 및 gm2는 각 전류증폭기 GMl 및 GM2의 컨덕턴스, R은 저항 R의 저항, C1및 C2는 각 커패시터 Cl 및 C2의 정전 용량).
상기에 있어서, (5-1)식은 하이 패스·필터(HPF)를, (5-2)식은 밴드 패스·필터(BPF)를 나타낸다. 또한, (5-3)식은 조건에 의해서 트랩·필터(TRAP : 신호 제거 필터)나 올패스·필터 (APF) 가 된다.
상기 도 1의 구성에 따르면, 각각의 제어 신호 a, b에 의해, 증폭기 GMl 및 GM2의 각각의 컨덕턴스 gm1 및 gm2를 변화시킴으로써, 상기 각각의 식으로 나타낸전달 함수를 변화시켜 원하는 주파수 특성을 얻을 수 있다.
상기 도 1의 필터 회로는 종래의 차동 증폭기를 이용하는 구성도 생각되지만, 소자수가 많아지고, 회로 규모의 증대를 피할 수 없다. 즉, 본래 차동 입력인 것부터 비반전 입력 또는 반전 입력을 어떤 기준 전압에 고정하여 실질적으로 단일 구성으로 동작시킬 필요가 있다. 이 경우에는 별도 기준 전압원이 필요하고, 회로 규모의 증대가 필수적으로 따른다. 또한, 이 기준 전압원의 노이즈가 필터의 노이즈 성능에 영향을 주기 때문에 설계에는 주의가 필요하다.
이러한 불리한 점은 본 발명에 의한 MOS 트랜지스터를 이용한 전류 증폭기 GMl 및 GM2를 포함하는 구성에 의해 해소될 수 있다. 이하에, 상세하게 설명한다.
도 2는 도 1의 전류 증폭기 GMl의 구체적 구성예를 나타내는 회로도이며, 전류 인버터 회로를 구성하고 있다. 소스 접지의 2개의 N 채널 MOS 트랜지스터 M2 및 M3은 게이트가 공통으로 되어 있다. 커런트 미러 회로 C-MIR은 이상 전류원이며, 전원 VDD에 접속되어 MOS 트랜지스터 M2 및 M3 각각에 드레인 전류를 공급한다. MOS 트랜지스터 M2의 드레인 전류로에 MOS 트랜지스터 M1이 직렬로 접속되어 있다. M0S 트랜지스터 M1의 게이트에는 컨덕턴스를 제어하기 위한 제어 신호 VC(게이트 제어 전압 VC)가 공급된다. MOS 트랜지스터 M2의 드레인 및 공통의 게이트에 입력전류 Ii를 공급하여, MOS 트랜지스터 M3의 드레인으로부터 출력 전류 Io를 얻도록 구성되어 있다.
상기 구성에 있어서, 입력 전류 Ii는 트랜지스터 M2 및 M3로 구성되는 NMOS 커런트 미러 회로와 이상 전류원 C-MIR에 의해서 반전되어 출력 전류 Io가 된다.이 회로의 입력 임피던스는 MOS 트랜지스터 M2 및 M3로 결정된다. 이하에, 하기의 수학식 6을 이용하여 설명한다.
…(6-1)
…(6-2)
…(6-3)
…(6-4)
여기서 k는 MOS 트랜지스터의 W/L에 비례하는 정수이며, Vgs1및 Vgs2는 MOS 트랜지스터 Ml 및 M2의 게이트·소스 사이의 전압이며, Vt는 M0S 트랜지스터의 임계 전압이고, VC는 M0S 트랜지스터 M1의 게이트 제어 전압이다.
(6-1), (6-2), (6-3) 식에서, Ii는 다음의 수학식 7로 나타낸다.
…(7-1)
따라서, (6-4) 및 수학식 7로부터 Ii는 이하의 수학식 8과 같이 된다.
…(8-1)
또한 (8-l)식에서 Vgs2는 다음의 수학식 9가 된다.
따라서, 도 2의 회로의 입력 임피던스 Zi는 이하의 수학식 10으로 나타낼 수 있다.
상기 수학식 10에서 도 2의 전류 인버터 회로의 입력 임피던스는 제어 전압 VC에 의해 제어되는 것을 분명히 알 수 있다. 따라서, 도 1의 저항 R을 도 2의 전류 인버터 회로의 입력 임피던스로 대체할 수 있다. 또한, 도 2의 전류 출력 Io는 트랜지스터 M3의 드레인과 커런트 미러 회로 C-MIR의 출력 노드를 접속하기 때문에, 고 임피던스가 되어 전류 증폭기(GMl)의 출력이 되기 쉽다.
즉, 도 2의 전류 인버터 회로를 부호로 표기하면 도 3의 개념도가 된다. 이에 따라, 도 1의 저항 R과 전류 증폭기 GM1을 구성하며, 저항 R은 제어 전압 VC(제어 신호(a)에 상당함)에 의해 가변되어 그 역할을 한다.
도 4는 도 l의 전류 증폭기 GM2의 구체적 구성을 나타내는 회로도이며, 전압전류 변환 회로를 구성하고 있다. 도 2에서와 동일한 소자를 이용하고 있기 때문에 동일한 부호를 붙인다. 즉, 도 2는 회로 결선이 다르고, MOS 트랜지스터 M3은그 게이트가 MOS 트랜지스터 M2의 드레인에 접속되어 있다. 트랜지스터 M2의 게이트에는 입력 전압 Vi가 공급된다. 즉, 트랜지스터 M3은 트랜지스터 M2의 게이트 입력 신호를 반전한 신호를 게이트 입력으로 하는 형태로 되어 있다. 출력 전류 Io는 MOS 트랜지스터 M2, M3의 드레인 전류 I1, I3의 차를 얻는다.
상기 회로의 컨덕턴스를 수학식 11을 이용하여 설명한다. 우선, 전류 I2, I3은 다음과 같이 나타낼 수 있다. 이 수학식 11에서의 표기는 도 2에서 설명한 것에 따른다. 또한, Vgs3은 MOS 트랜지스터 M3의 게이트·소스 사이 전압이다.
···(11-1)
···(11-2)
또한, Vgs3은 이하의 수학식 12와 같이 나타낼 수 있다.
···(12-1)
상기 (ll-1), (ll-2), 수학식 12보다, I3은 다음식으로 나타낼 수 있다.
···(13-1)
따라서, 출력 전류 Io는 다음의 수학식 14로 나타낼 수 있다.
···(14-1)
이 수학식 14에서 도 4의 전압 전류 변환 회로의 컨덕턴스 gm은 이하의 수학식 15가 된다.
···(15-1)
수학식 15로부터 도 4의 전압 전류 변환 회로의 컨덕턴스는 제어 전압 VC에 의해 제어 가능한 것을 알 수 있다. 제어 전압 VC는 GM2의 제어 신호 b에 상당한다.
도 5는 도 2, 도 4에 나타낸 2개의 회로 구성을 도 1의 GMl, GM2에 적용한 액티브 필터의 구체적인 회로도이다. 도 2의 MOS 트랜지스터 M1∼M3은 MlA∼M3A에서 나타내고, 도 4의 MOS 트랜지스터 M1∼M3은 MlB∼M3B에서 나타내고 있다. 제어 전압 VC에 대응하는 제어 신호(a, b)가 각각 트랜지스터 MlA, MlB의 게이트에 공급된다. GM1의 입력 단자(1a), 출력 단자(2a), 제어 신호 단자(3a)에 대응하는 노드가 표시되어 있다. GM2의 입력 단자(1b), 출력 단자(2b), 제어 신호 단자(3b)에 대응하는 노드가 표시되어 있다. 또한, 도 3을 참조하여 설명한 바와 같이, 저항 R에 대응하는 부분도 도시하고 있다.
또한, 전원 VDD- 접지 전위 사이에 직렬로 접속된 N 채널 MOS 트랜지스터 MlC, M2C에 의해 가산 회로(4)를 구성하고 있다. 입력 신호 X는 트랜지스터 M2C와 MlC로 구성하는 소스 팔로워(follower)를 통해 출력 신호 Y3를 얻는다. 트랜지스터 MlB의 소스로부터 출력되는 출력 신호 Y2를 변환한 신호는 트랜지스터 MlC의 게이트에서 수신되어 전압 전류 변환된다.
즉, 출력 신호 Y2를 반전한 신호는 트랜지스터 M2C의 소스를 부하로서 전압변환하여 출력 신호 Y3를 얻는다. 이 때의 출력 신호 Y2로부터 Y3로의 이득 Y3g는 트랜지스터 M2C와 MlC의 W/L 비로 결정된다. 이것을 다음의 수학식 16으로 나타낸다.
따라서, 출력 신호 Y3로서 입력 신호 X와 (16-1)식으로 나타낼 수 있는 신호의 합산 신호를 얻을 수 있다. 이와 같이 가산 회로(4)는 매우 간단한 2개의 트랜지스터(MlC, M2C)로 구성할 수 있다. 이에 따라, 소자 규모를 축소시킬 수 있다.
상기 실시예에 따르면 차동 증폭기 구성을 이용하지 않는 M0S 트랜지스터에 의한 회로로 구성되어, 종래의 바이폴라 기술에 의해 구성되는 전류 증폭기와 비교해서 대략 절반의 소자수로 필터를 구성할 수 있다.
또한, 종래 기술과 같이 신호의 압축·신장을 반복하는 것은 아니고, 상기 (8-1) 식이나 (13-1) 식에서 분명한 바와 같이, MOS 트랜지스터의 특성으로부터 얻어지는 임피던스를 이용하여 신호 전송한다. 이 결과, 노이즈 성능에 있어서도 우수한 구성이라고 할 수 있다. 또한, 소자수 반감의 효과에 의해서도 노이즈 성능을 개선하고 있다.
다음에, 본 발명의 구체적인 응용예로서, 도 5의 구성의 필터에 관하여 출력신호 Y3를 트랩·필터(TRAP)로서 이용하는 경우에 관해서 설명한다.
먼저 전달 함수를 고찰한다. 출력 신호 Y3를 트랩으로서 이용하는 경우, 상기 (5-2) 식의 성분을 조작하면 편리하다. 즉, 이하의 수학식 17을 이용하면 편리하다.
여기서, 소자의 상대 오차를 고려하여, 수학식 17에 있어서의 커패시터 C1 및 C2를 동일한 용량치로 한다. 이때, R 및 gm1의 관계는 다음의 수학식 18과 같이 된다.
도 6은 이의 관계를 고려하여 설계한 TV 영상 신호의 휘도 신호 처리에 이용되는 색신호 제거 필터(C-TRAP)의 시뮬레이션 결과를 나타내는 특성 곡선도이다.
도 7은 도 l2로 나타내는 종래 기술에서의 필터(TRAP)와 본 발명의 필터(TRAP)의 노이즈 주파수 특성을 나타내는 특성 곡선도이다. 여기서, 트랩 주파수는 PAL 방식의 색신호 주파수, 4. 43 MHz로 하고 있다.
상기 특성 곡선으로 나타낸 결과에서도 알 수 있듯이, 본 발명에 의한 필터가 노이즈 성능에 있어서 우수한 것을 알 수 있다. 대역내 노이즈 성능은 종래 기술과 비교해서 대략 10dB가 개선된다.
한편, 본 발명은 M0S 트랜지스터의 특성을 이용한 임피던스(컨덕턴스) 가변 필터이므로 소비 전류를 작게 할 수 있다. 따라서, 종래 기술에 비해 소비 전력을 절감하는 것이 가능하다. 실제로 4.43 MHz의 C-TRAP의 경우, 종래 기술에서는 대략 700μA의 소비 전류인 것에 비하여 본 발명의 구성에서는 그의 1/7 인 대략 100μA가 된다.
이러한 실시예에 따르면, 종래에 문제가 되었던 소자 규모의 증대와 노이즈 성능 저하의 두가지 문제점을 동시에 해소시키는 기술을 제공할 수 있다. 즉, 차동 증폭기 구성을 사용하지 않는 M0S 트랜지스터를 이용한 가변 전류 증폭기를 응용함으로써, 회로 규모의 축소화와 저소비 전력을 실현할 뿐만 아니라, 노이즈 성능을 개선하는 것도 가능한 필터 회로를 실현할 수 있다.
도 8은 본 발명의 제2 실시예에 관한 액티브 필터의 구성을 나타내는 회로도이다. 전류 증폭기 GMlA의 출력 단자, 전류 증폭기 GM2B의 입력 단자 및 전류 증폭기 GM4D의 출력 단자가 노드 Nl에 접속되어 있다. 전류 증폭기 GM2B의 출력단자, 전류 증폭기 GM3C의 입/출력 단자 및 전류 증폭기 GM4D의 입력 단자가 노드 N2로 접속되어 있다. 상기 노드 N1에 커패시터 C10의 일단이 접속되고, 커패시터 C10의 타단에는 입력 신호 Vb가 공급된다. 상기 노드 N2에 커패시터 C20의 일단이접속되고 커패시터 C20의 타단에는 입력 신호 Vh가 공급된다. 또한, GMlA의 입력 단자에는 입력 신호 Vl이 공급되며 GM2B의 출력 단자(노드 N2)는 이 필터의 출력 단자 Vout에 접속되어 있다.
상기 각 전류 증폭기는 M0S 트랜지스터 회로 구성으로 차동 증폭기를 사용하지 않는 하나의 입력 단자와 하나의 출력 단자를 구비하고 있다. 또한 여기서는 도시하지 않으나 컨덕턴스를 제어하기 위한 단자를 갖는다. 여기서는 GMlA와 GM2B는 동상 증폭기, GM3C와 GM4D는 반전 증폭기로 되어 있다.
상기 구성은 다목적 필터 구성으로 되어 있고, 입력 신호 V1은 LPF (로우 패스 필터) 출력을 출력 단자 Vout에서 얻을 수 있고, 입력 신호 Vb는 BPF (밴드 패스 필터) 출력을 출력 단자 Vout에서 얻을 수 있고, 입력 신호 Vh는 HPF (하이 패스 필터) 출력을 출력 단자 Vout에서 얻을 수 있다.(예컨대, BPF나 HPF만의 구성에서는 GMlA는 생략된다). 또한, GM4D는 동상 증폭기로 하여 GM2B를 반전 증폭기로 하여도 좋다. GM3C는 반전 증폭기가 아니면 안된다. GMlA의 극성은 어느쪽이라도 좋다.
전류 증폭기 GMlA의 출력 단자 전압 Vn1, 및 필터 출력 Vout는 다음의 수학식 19로 나타낸다.(다만, s는 jω, gm1∼4는 각 전류 증폭기 GMlA, 2B, 3C, 4D의 컨덕턴스 C1및 C2는 각 커패시터 C10 및 C20의 정전 용량).
(19-l) 및 (19-2) 식보다 Vout는 이하의 수학식 20과 같이 된다.
여기서, gm1= gm2= gm4, gm3= m·gml, C1= C2에 설정하여 ωo= gm1/C1로 하면 다음의 수학식 21이 된다.
이에 따라, 단일 전류 증폭기(GMlA, 2B, 3C, 4D)와 용량(C1, C2)의 구성으로, 입력 신호 Vl, Vb, Vh의 각각에 대하여 LPF, BPF, HPF의 2차의 필터 특성이 실현된다.
도 9는 도 8의 전류 증폭기(GMlA, 2B)에 이용하는 동상 증폭기의 구체적 구성예를 나타내는 회로도이다. 소스 접지의 N 채널 MOS 트랜지스터 Ml1의 게이트는 입력 단자 IN에 입력 전압 V1이 가해져, 그 드레인 전류 i1은 캐스캐이드(cascade) 접속된 N 채널 MOS 트랜지스터 M13을 통하여 전원 VDD에 드레인이 접속되는 P 채널 MOS 트랜지스터 Ml4, M15로 이루어진 커런트 미러 회로에서 다시 출력된다. 또한, 트랜지스터 Mll, Ml3은 반전 회로를 구성하고, 그 출력 V2는 소스 접지의 N 채널 MOS 트랜지스터 M12의 게이트에 입력된다. 이 트랜지스터의 드레인 전류(i2)는 -i2로서 출력된다(iout=il-l2).
트랜지스터 M11과 M13을 동일한 사이즈로 하면, 이상적으로는 V2=Vb2-V1이다. 여기서, Vl의 바이어스 전압을 Vb, 교류분을 νl으로, 트랜지스터 M13의 게이트에 입력되는 제어 전압 Vb2를 2Vb로 설정하면, V1=Vb+ν1, V2=Vb-ν1이 되어, 출력 전류 iout= 11-i2는 다음과 같이 된다. MOS 트랜지스터의 특성에 의해, i1=g (V1-Vth)2, i2=g(V2-Vth)2(다만, g는 임의의 컨덕턴스, Vth는 M0S 트랜지스터의 임계치 전압)이다. 따라서 iout는 아래와 같다.
iout=g{(Vb+ν1-Vth)2-(Vb-ν1-Vth)2}
=4g(Vb-Vth)·νl
이것은 출력 전류 iout가 입력 ν1과 선형이며, 왜곡이 없는 것을 나타내고있다.
도 10은 도 8의 전류 증폭기(GM3C, 4D)에 이용하는 반전 증폭기의 구체적 구성예를 나타내는 회로도이다. 도 9와 마찬가지로 소스 접지의 트랜지스터 M21, M22 및 커런트 미러 회로 구성의 트랜지스터 M14, M15에 반전 회로를 구성하는 N 채널 MOS 트랜지스터 M23, M24를 설치한다. 트랜지스터 M23의 게이트에는 제어 전압 Vb2가 주어진다. 트랜지스터 M24의 게이트는 입력 단자 IN이며, 또한 트랜지스터 M22의 게이트에 접속되어 있다. M23, M24의 접속점의 출력은 트랜지스터 M21의 게이트에 주어진다. 즉, 도 9의 구성에 대하여, i1과 i2가 교체된 모양으로 되어 있고, 출력 전류 iout'= I2- I1= - iout가 된다.
또한, 도 8 및 도 9의 전류 증폭기의 게인은 게이트 폭에 거의 비례하여 계수 g가 변하기 때문에, 이에 따라 설정할 수 있다. 또한, 이상의 구성외에 동상, 반전의 전류 증폭기는 한쪽에 인버터를 부가하여 얻는 것도 바람직하다.
도 11은 상기 도 9 및 도 10에 나타낸 2개의 회로 구성을 도 8의 전류 증폭기 GMlA, GM2B, GM3C, GM4D에 적용한 액티브 필터의 구체적인 회로도이다. 도 9의 동상 증폭기를 이용하는 GMlA, GM2B 각각의 회로는 도 9에서 설명한 MOS 트랜지스터의 부호의 말미에 각각 A, B를 부가적으로 표기하여 구별했다. 도 10의 반전 증폭기를 이용하는 GM3C, GM4D 각각의 회로는 도 10에서 설명한 MOS 트랜지스터의 부호의 말미에 각각 C, D를 부가적으로 표기하여 구별하였다.
도 l1의 회로에서는 전류 증폭기 GMlA와 GM4D가 동일한 커패시터 C10와 접속하고 있으므로 커런트 미러 회로를 공유하고 있고, 트랜지스터 M14AD, M15AD로 표기했다. 또한, 전류 증폭기 GM2B와 GM3C가 동일한 커패시터 C20와 접속하고 있으므로 커런트 미러 회로를 공유하고 있어 트랜지스터 M14BC, M15BC로 표기했다. 또한, GM3C와 GM4D에 관하여, 도 10에 있어서의 반전 회로 M23, M24를 공유하고 있기 때문에 M23CD와 M24CD로 표기했다.
또한, 전원 VDD- 접지 전위 사이에 전류원 Ib와 N 채널 MOS 트랜지스터 M31, M32의 다이오드 접속 구성이 직렬로 설치되어 바이어스 회로를 구성하고 있다. 즉, 전류원 Ib의 출력과 M31, M32의 다이오드 접속 구성의 접속점보다 각 전류 증폭기의 컨덕턴스 제어용의 전압 Vb2가 출력된다.
이 회로의 특징의 하나로서 다음과 같은 성질을 갖는다.
반전 회로를 구성하는 트랜지스터 MllA와 M13A, 트랜지스터 MllB와 Ml3B, 트랜지스터 M23CD와 M24CD의 게인이 -l에서 왜곡되었을 때에, 출력은 각각 트랜지스터 Ml2A, M12B, M21D 및 M21C의 게이트에 인가된다. 그러면, 트랜지스터 M21D, M 2lC의 드레인 전류는 각 커런트 미러로 재입력되고, 각각 트랜지스터 M12A, 12B의 드레인 전류로 감산되기 때문에, 이러한 전류의 왜곡된 부분(DC 왜곡)이 상쇄된다. 이 결과, 직류 왜곡(DC 왜곡)이 작아진다. 다만, 필터의 선택도 Q를 1과 다르게 한 설정으로 하는 경우, 트랜지스터 M21C의 사이즈가 달라져 상쇄하는 량이 적어진다. 이러한 점을 고려하면 직류적으로는 밸런스가 좋은 회로라고 할 수 있다.
이 실시예에 따르면, M0S 트랜지스터로써, 왜곡이 적고 소자수의 증가를 억제한 2차의 액티브 필터를 실현할 수 있다. 즉, 차동 증폭기 구성을 사용하지 않는 M0S 트랜지스터를 이용한 가변 전류 증폭기를 응용함으로써, 종래 문제가 되었던 소자 규모 증대와 노이즈 성능 저하의 두가지 문제점을 모두 개선할 수 있다.
상기 설명된 바와 같이, 본 발명에 따르면, 차동 증폭기 구성을 사용하지 않는 M0S 트랜지스터를 이용한 가변 전류 증폭기를 구성하여 회로 규모의 축소화와 저소비 전력 및 노이즈 성능에 있어서 우수한 고성능의 액티브 필터 회로를 제공할 수 있다.

Claims (21)

  1. 제1 입력 단자, 제1 출력 단자 및 제1 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제1 제어 단자를 포함하고, 제1 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하는 제1 전류 증폭기와;
    한쪽 전극이 상기 제1 전류 증폭기의 제1 입력 단자에 접속되는 제1 커패시터와;
    제2 입력 단자, 제2 출력 단자 및 제2 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제2 제어 단자를 포함하고, 제2 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제2 입력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되고 상기 제2 출력 단자는 상기 제1 전류 증폭기의 제1 입력 단자에 DC 컨덕터(conductor)에 의하여 접속되는 제2 전류 증폭기와;
    한쪽 전극이 상기 제2 입력 단자와 제1 출력 단자의 사이의 노드(node)에 접속되는 제2 커패시터를 포함하며,
    상기 제1 커패시터의 다른 단자로 입력 신호가 입력될 때, 밴드 패스 필터(band-pass filter)를 통하여 필터링된 상기 입력 신호에 대응하는 출력 신호가 상기 제1 전류 증폭기의 제1 출력 단자로부터 얻어지며, 하이 패스 필터(high-pass filter)를 통하여 필터링된 상기 입력 신호에 대응하는 출력 신호가 상기 제2 전류 증폭기의 제2 출력 단자로부터 얻어지는
    액티브 필터 회로.
  2. 제1항에 있어서,
    상기 제1 전류 증폭기는 상기 제1 입력 단자와 접지 레벨과의 사이에 적어도 하나의 MIS 트랜지스터를 포함하는 저항 회로(resistor circuit)를 포함하는 것인 액티브 필터 회로.
  3. 제1항에 있어서,
    상기 제1 전류 증폭기는 전류 인버팅 회로(current inverting circuit)를 포함하는 것인 액티브 필터 회로.
  4. 제3항에 있어서,
    상기 전류 인버팅 회로는
    제1 게이트, 제1 소스 및 제1 드레인을 가지며 상기 제1 소스는 접지 레벨에 접속되는 제1 MIS 트랜지스터와;
    제2 게이트, 제2 소스 및 제2 드레인을 가지며 상기 제2 소스는 상기 접지 레벨에 접속되며 상기 제1 게이트와 제2 게이트는 서로 접속되는 제2 MIS 트랜지스터와;
    커런트 미러 회로 배열(current mirror circuit arrangement)을 가지며, 상기 제1 드레인 및 제2 드레인에 각각 전류를 공급하기 위해 설치되는 단자들을 가지며 상기 단자들 중의 하나는 상기 제2 드레인에 접속되는 전류 소스와;
    제3 게이트, 제3 소스 및 제3 드레인을 가지며 제1 전류 증폭기 트랜스 컨덕턴스를 제어하기 위해서 설치되며, 상기 제3 소스는 상기 제1 드레인에 접속되고 상기 제3 드레인은 상기 전류 소스의 다른 한 단자에 접속되는 제3 MIS 트랜지스터와;
    상기 제1 드레인 및 제1 게이트에 접속되는 입력 전류 단자와;
    상기 제2 드레인에 접속되는 출력 전류 단자를 포함하는 것인
    액티브 필터 회로.
  5. 제1항에 있어서,
    상기 제2 전류 증폭기는 전류 넌인버팅 회로(current noninverting circuit)를 포함하는 것인 액티브 필터 회로.
  6. 제5항에 있어서,
    상기 전류 넌인버팅 회로는
    제1 게이트, 제1 소스 및 제1 드레인을 가지며 상기 제1 소스는 접지 레벨에 접속되는 제1 MIS 트랜지스터와;
    상기 제1 게이트에 접속되는 입력 전류 단자와;
    제2 게이트, 제2 소스 및 제2 드레인을 가지며 상기 제2 소스는 상기 접지 레벨에 접속되며 상기 제2 게이트는 상기 제1 드레인에 접속되는 제2 MIS 트랜지스터와;
    커런트 미러 회로 배열(current mirror circuit arrangement)을 포함하며, 상기 제1 드레인 및 제2 드레인에 각각 전류를 공급하기 위해 설치되는 단자들을 가지며 상기 단자들 중의 하나는 상기 제2 드레인에 접속되는 전류 소스와;
    제3 게이트, 제3 소스 및 제3 드레인을 가지며 제2 전류 증폭기 트랜스 컨덕턴스를 제어하기 위해서 설치되며, 상기 제3 소스는 상기 제1 드레인에 접속되고 상기 제3 드레인은 상기 전류 소스의 다른 한 단자에 접속되는 제3 MIS 트랜지스터와;
    상기 제2 드레인에 접속되는 출력 전류 단자를 포함하는 것인
    액티브 필터 회로.
  7. 제1 입력 단자, 제1 출력 단자 및 제1 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제1 제어 단자를 포함하고, 제1 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하는 제1 전류 증폭기와;
    한쪽 전극이 상기 제1 전류 증폭기의 제1 입력 단자에 접속되는 제1 커패시터와;
    제2 입력 단자, 제2 출력 단자 및 제2 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제2 제어 단자를 포함하고, 제2 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제2 입력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되고 상기 제2 출력 단자는 상기 제1 전류 증폭기의 제1 입력 단자에 접속되는 제2 전류 증폭기와;
    한쪽 전극이 상기 제2 입력 단자와 제1 출력 단자의 사이의 노드(node)에 접속되는 제2 커패시터와;
    적어도 하나의 MIS 트랜지스터를 포함하며, 상기 제1 커패시터의 다른 한 전극으로 공급되는 입력 신호와 상기 제1 전류 증폭기의 출력 신호를 더하도록 구성된 가산기를 포함하며,
    상기 제1 커패시터의 다른 전극으로 입력 신호가 입력될 때, 트랩 패스 필터(trap-pass filter)와 올패스 필터(all-pass filter)의 어느 하나를 통하여 필터링된 상기 입력 신호에 대응하는 출력 신호가 그 출력 단자로부터 얻어지는
    액티브 필터 회로.
  8. 제1항에 있어서,
    제3 입력 단자, 제3 출력 단자 및 제3 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제3 제어 단자를 포함하고, 제3 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제3 입력 단자 및 제3 출력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되는 제3 전류 증폭기를 더 포함하는
    액티브 필터 회로.
  9. 제8항에 있어서,
    상기 제3 전류 증폭기는 전류 인버팅 회로를 포함하고,
    상기 전류 인버팅 회로는
    제1 게이트, 제1 소스 및 제1 드레인을 가지며 상기 제1 소스는 접지 레벨에 접속되는 제1 MIS 트랜지스터와;
    상기 제1 게이트에 접속되는 입력 전류 단자와;
    제2 게이트, 제2 소스 및 제2 드레인을 가지며 상기 제2 소스는 상기 접지 레벨에 접속되는 제2 MIS 트랜지스터와;
    커런트 미러 회로 배열(current mirror circuit arrangement)을 가지며, 상기 제1 드레인 및 제2 드레인에 각각 전류를 공급하기 위해 설치되는 단자들을 가지며 상기 단자들 중의 하나는 상기 제1 드레인에 접속되고 다른 하나는 상기 제2 드레인에 접속되는 전류 소스와;
    제3 게이트, 제3 소스 및 제3 드레인을 가지며 제3 전류 증폭기 트랜스 컨덕턴스를 제어하기 위해서 설치되며, 상기 제3 소스는 상기 제2 게이트에 접속되는 제3 MIS 트랜지스터와;
    상기 제3 드레인에 접속되는 전압 소스와;
    제4 게이트, 제4 소스 및 제4 드레인을 가지며, 상기 제4 소스는 상기 접지 레벨에 접속되고, 상기 제4 드레인은 상기 제2 게이트에 접속되고, 그리고 상기 제4 게이트는 상기 입력 전류 단자에 접속되는 제4 MIS 트랜지스터와;
    상기 제1 드레인에 접속되는 출력 전류 단자를 포함하는 것인
    액티브 필터 회로.
  10. 제8항에 있어서,
    제4 입력 단자, 제4 출력 단자 및 제4 제어 단자 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제4 제어 단자를 포함하고, 제4 MIS 트랜지스터 회로 배열(circuit arrangement)을 가지며, 상기 제4 출력 단자는 상기 제2 전류 증폭기의 제2 출력 단자에 접속되는 제4 전류 증폭기를 더 포함하는
    액티브 필터 회로.
  11. 제10항에 있어서,
    상기 제4 전류 증폭기는 전류 넌인버팅(noninverting) 회로를 포함하고,
    상기 전류 넌인버팅 회로는
    제1 게이트, 제1 소스 및 제1 드레인을 가지며 상기 제1 소스는 접지 레벨에 접속되는 제1 MIS 트랜지스터와;
    상기 제1 게이트에 접속되는 입력 전류 단자와;
    제2 게이트, 제2 소스 및 제2 드레인을 가지며 상기 제2 소스는 상기 접지 레벨에 접속되며 상기 제2 게이트는 상기 제1 드레인에 접속되는 제2 MIS 트랜지스터와;
    커런트 미러 회로 배열(current mirror circuit arrangement)을 가지며, 상기 제1 드레인 및 제2 드레인에 각각 전류를 공급하기 위해 설치되는 단자들을 가지며 상기 단자들 중의 하나는 상기 제2 드레인에 접속되는 전류 소스와;
    제3 게이트, 제3 소스 및 제3 드레인을 가지며, 제4 전류 증폭기 트랜스컨덕턴스를 제어하기 위해서 설치되며, 상기 제3 소스는 상기 제1 드레인에 접속되고 상기 제3 드레인은 상기 전류 소스의 다른 한 단자에 접속되는 제3 MIS 트랜지스터와;
    상기 제2 드레인에 접속되는 출력 전류 단자를 포함하는 것인
    액티브 필터 회로.
  12. 제7항에 있어서,
    상기 제2 전류 증폭기의 상기 제2 출력 단자는 상기 제1 전류 증폭기의 제1 입력 단자에 DC 컨덕터(conductor)에 의하여 접속되는 것인
    액티브 필터 회로.
  13. 제1 입력 단자, 제1 출력 단자 및 제1 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제1 제어 단자를 포함하고, 제1 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하는 제1 전류 증폭기와;
    한쪽 전극이 상기 제1 전류 증폭기의 제1 입력 단자에 접속되는 제1 커패시터와;
    제2 입력 단자, 제2 출력 단자 및 제2 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제2 제어 단자를 포함하고, 제2 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제2 입력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되고 상기 제2 출력 단자는 상기 제1 전류 증폭기의 제1 입력 단자에 접속되는 제2 전류 증폭기와;
    한쪽 전극이 상기 제1 전류 증폭기의 제1 출력 단자 및 상기 제2 전류 증폭기의 제2 입력 단자의 사이의 노드(node)에 접속되는 제2 커패시터와;
    제3 입력 단자, 제3 출력 단자 및 제3 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제3 제어 단자를 포함하고, 제3 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제3 입력 단자 및 제3 출력 단자는 상기 제1 전류 증폭기의 제1 출력 단자에 접속되는 제3 전류 증폭기와;
    제4 입력 단자, 제4 출력 단자 및 제4 전류 증폭기 트랜스컨덕턴스 (transconductance)를 제어하기 위해 설치된 적어도 하나의 제4 제어 단자를 포함하고, 제4 MIS 트랜지스터 회로 배열(circuit arrangement)을 포함하고, 상기 제4 출력 단자는 상기 제2 전류 증폭기의 제2 출력 단자에 접속되는 제4 전류 증폭기를 포함하고,
    상기 제4 전류 증폭기의 제4 입력 단자로 제1 입력 신호가 입력될 때, 상기 제1 입력 신호에 대하여 로우 패스 필터를 통하여 필터링한 제1 출력 신호가 상기 제1 전류 증폭기의 출력 단자를 통하여 얻어지며,
    상기 제1 커패시터의 다른 전극으로 제2 입력 신호가 입력될 때, 상기 제2 입력 신호에 대하여 밴드 패스 필터(band-pass filter)를 통하여 필터링한 제2 출력 신호가 상기 제1 전류 증폭기의 출력 단자로부터 얻어지며,
    상기 제2 커패시터의 다른 전극으로 제3 입력 신호가 입력될 때, 상기 제3 입력 신호에 대하여 하이 패스 필터(high-pass filter)를 통하여 필터링한 제3 출력 신호가 상기 제1 전류 증폭기의 출력 단자로부터 얻어지는
    액티브 필터 회로.
  14. 제13항에 있어서,
    상기 제1 전류 증폭기, 제2 전류 증폭기, 제3 전류 증폭기, 그리고 제4 전류 증폭기의 각각은
    제1 게이트, 제1 소스 및 제1 드레인을 가지며 상기 제1 소스는 접지 레벨에 접속되고 상기 제1 게이트에는 입력 신호가 공급되는 제1 MIS 트랜지스터와;
    제2 게이트, 제2 소스 및 제2 드레인을 가지며 상기 제2 소스는 상기 접지 레벨에 접속되며 상기 제2 게이트에는 상기 입력 신호의 인버팅된 신호가 공급되는 제2 MIS 트랜지스터와;
    상기 제1 드레인을 통하여 흐르는 전류 및 상기 제2 드레인을 통하여 흐르는 전류 사이의 차이를 출력하도록 설계된 출력 회로를 포함하는 것인
    액티브 필터 회로.
  15. 제14항에 있어서,
    상기 출력 회로는 제1 및 제2 MIS 트랜지스터의 전류 소스로서 작용하는 커런트 미러 회로를 포함하며, 상기 커런트 미러 회로는 상기 제1 및 제2 커패시터의 어느 하나에 접속되는 제1 에서 제4 전류 증폭기의 사이에서 공유되는 것인
    액티브 필터 회로.
  16. 제14항에 있어서,
    상기 출력 회로는 제1 및 제2 MIS 트랜지스터의 전류 소스로서 작용하는 커런트 미러 회로를 포함하며, 상기 커런트 미러 회로는 상기 제1 커패시터에 접속되는 제1 및 제4 전류 증폭기에 의해서 공유되는 것인
    액티브 필터 회로.
  17. 제14항에 있어서,
    상기 출력 회로는 제1 및 제2 MIS 트랜지스터의 전류 소스로서 작용하는 커런트 미러 회로를 포함하며, 상기 커런트 미러 회로는 상기 제2 커패시터에 접속되는 제2 및 제3 전류 증폭기에 의해서 공유되는 것인
    액티브 필터 회로.
  18. 제13항에 있어서,
    상기 제1 전류 증폭기는 전류 넌인버팅 회로를 포함하고 상기 제2 전류 증폭기는 전류 인버팅 회로를 포함하는 것인
    액티브 필터 회로.
  19. 제13항에 있어서,
    상기 제1 전류 증폭기는 전류 인버팅 회로를 포함하고 상기 제2 전류 증폭기는 전류 넌인버팅 회로를 포함하는 것인
    액티브 필터 회로.
  20. 제13항에 있어서,
    상기 제3 전류 증폭기는 전류 인버팅 회로를 포함하는 것인
    액티브 필터 회로.
  21. 제13항에 있어서,
    상기 제1 제어 단자, 제2 제어 단자, 제3 제어 단자, 그리고 제4 제어 단자에 제어 전압을 인가하도록 설치되는 제어 전압 생성 회로를 더 포함하는
    액티브 필터 회로.
KR10-2000-0012085A 1999-03-11 2000-03-10 액티브 필터 회로 KR100372123B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-064583 1999-03-11
JP06458399A JP3579286B2 (ja) 1999-03-11 1999-03-11 アクティブフィルタ回路

Publications (2)

Publication Number Publication Date
KR20010006778A KR20010006778A (ko) 2001-01-26
KR100372123B1 true KR100372123B1 (ko) 2003-02-14

Family

ID=13262422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0012085A KR100372123B1 (ko) 1999-03-11 2000-03-10 액티브 필터 회로

Country Status (5)

Country Link
US (1) US6194959B1 (ko)
JP (1) JP3579286B2 (ko)
KR (1) KR100372123B1 (ko)
CN (1) CN1156972C (ko)
TW (1) TW541784B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320459B2 (en) * 1997-11-24 2001-11-20 Mccullough Rob Notch filter implemented using analog sampling
JP4129108B2 (ja) * 2000-02-25 2008-08-06 三菱電機株式会社 マイクロフォン用フィルタおよびマイクロフォン装置
US6812780B2 (en) * 2002-01-16 2004-11-02 Oki Electric Industry Co., Ltd. Filter circuit and detection circuit having filter circuit
US6614300B2 (en) * 2001-08-27 2003-09-02 Nokia Corporation Dual current mirror power amplifier bias control
GB0122227D0 (en) * 2001-09-13 2001-11-07 Koninl Philips Electronics Nv Active tunable filter circuit
US7061310B2 (en) 2003-09-04 2006-06-13 Kabushiki Kaisha Toshiba All-pass filter circuit
KR100819119B1 (ko) 2006-01-09 2008-04-04 삼성전자주식회사 초광대역 응용을 위한 필터의 ｃｍｏｓ 증폭기 및 그 방법
ITVA20060029A1 (it) * 2006-05-30 2007-11-30 St Microelectronics Srl Amplificatore analogico a transconduttanza
US7622991B2 (en) * 2007-08-22 2009-11-24 Don Roy Sauer Transconductance signal capacity format
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
US8166084B2 (en) * 2009-03-27 2012-04-24 Intersil Americas Inc. Calibration of adjustable filters
CN101877576B (zh) * 2009-04-30 2012-10-03 华为技术有限公司 一种滤波电路以及具有该滤波电路的通信设备
RU2536672C1 (ru) * 2013-06-18 2014-12-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Составной транзистор с малой выходной емкостью

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396188A (en) * 1992-03-24 1995-03-07 Kabushiki Kaisha Toshiba Active filter circuit
JPH07212187A (ja) * 1994-01-20 1995-08-11 Hitachi Ltd アクチブフィルタ
JPH07321601A (ja) * 1994-05-26 1995-12-08 Rohm Co Ltd フィルタ装置
JPH09130207A (ja) * 1995-10-31 1997-05-16 Sony Corp トラップ回路、信号トラップ方法、帯域フィルタ、帯域フィルタリング方法、演算装置、および演算方法
JPH09246914A (ja) * 1996-03-13 1997-09-19 Matsushita Electric Ind Co Ltd アクティブフィルタ回路
JPH11103236A (ja) * 1997-09-26 1999-04-13 Sharp Corp フィルタ回路
JPH11261372A (ja) * 1998-03-06 1999-09-24 Sony Corp アクティブフィルタ回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4038111A1 (de) * 1990-11-29 1992-06-04 Thomson Brandt Gmbh Universalfilter
US5912583A (en) * 1997-01-02 1999-06-15 Texas Instruments Incorporated Continuous time filter with programmable bandwidth and tuning loop

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5396188A (en) * 1992-03-24 1995-03-07 Kabushiki Kaisha Toshiba Active filter circuit
JPH07212187A (ja) * 1994-01-20 1995-08-11 Hitachi Ltd アクチブフィルタ
JPH07321601A (ja) * 1994-05-26 1995-12-08 Rohm Co Ltd フィルタ装置
JPH09130207A (ja) * 1995-10-31 1997-05-16 Sony Corp トラップ回路、信号トラップ方法、帯域フィルタ、帯域フィルタリング方法、演算装置、および演算方法
JPH09246914A (ja) * 1996-03-13 1997-09-19 Matsushita Electric Ind Co Ltd アクティブフィルタ回路
JPH11103236A (ja) * 1997-09-26 1999-04-13 Sharp Corp フィルタ回路
JPH11261372A (ja) * 1998-03-06 1999-09-24 Sony Corp アクティブフィルタ回路

Also Published As

Publication number Publication date
CN1267134A (zh) 2000-09-20
KR20010006778A (ko) 2001-01-26
CN1156972C (zh) 2004-07-07
US6194959B1 (en) 2001-02-27
TW541784B (en) 2003-07-11
JP2000261289A (ja) 2000-09-22
JP3579286B2 (ja) 2004-10-20

Similar Documents

Publication Publication Date Title
KR100372123B1 (ko) 액티브 필터 회로
EP0234655B1 (en) Transconductance amplifier
EP0851578B1 (en) Filter circuit
JP2004523830A (ja) 負荷容量によって分割された相互コンダクタンスの一定値を維持するためのバイアス回路
KR100405221B1 (ko) 가변이득증폭기
JP3384207B2 (ja) 差動増幅回路
JP3534375B2 (ja) 差動回路を含む電子回路
US5113147A (en) Wide-band differential amplifier using gm-cancellation
JP3425426B2 (ja) トランスコンダクタおよびフィルタ回路
US6034568A (en) Broadband dc amplifier technique with very low offset voltage
US5666087A (en) Active resistor for stability compensation
EP1811662B1 (en) A lowpass biquad VGA filter
US7375583B2 (en) Low noise lowpass filter
US6433626B1 (en) Current-mode filter with complex zeros
JPH06232655A (ja) シングルエンド−差動変換器
US5576646A (en) Transconductor circuit with high-linearity double input and active filter thereof
US5157349A (en) Differential operational amplifier
KR100618354B1 (ko) 교차 연결된 트랜지스터를 이용하는 초광대역 필터
JP3442613B2 (ja) 可変利得増幅器
JPH10322143A (ja) Ａｃ結合回路
JP3175713B2 (ja) 演算増幅回路
JP2001251164A (ja) アクティブインダクタンス回路及び２端子素子型アクティブインダクタンス回路並びに対称４端子型アクティブインダクタンス回路
JP2809994B2 (ja) 完全に差動的な非演算増幅器に基づく正帰還形のバイポーラ接合形トランジスタバイクワッドフィルタ
JPH0574962B2 (ko)
JP2001339275A (ja) フィルタ回路とこれを用いた検波回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee