JP3175713B2 - 演算増幅回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、演算増幅回路、特
に全差動型演算増幅回路に関する。

【０００２】

【従来の技術】従来のこの種の演算増幅回路の一例を図
３に示す。この全差動型演算増幅回路は、入力端子１０
１，１０２間から入力する信号を増幅して出力端子１０
０，１０３間に出力する、左右対称の差動増幅部Ａ3
と、差動増幅部Ａ3の一部と共に、差動増幅部Ａ3内の差
動信号増幅回路に対する同相帰還回路を構成する静電容
量Ｃ3と、差動増幅部Ａ3および静電容量部Ｃ3に定電圧
を供給する定電圧発生部Ｂ3とで構成される。

【０００３】図３を参照すると、差動増幅部Ａ3の入力
手段は、入力端子１０１，１０２にゲート電極が接続さ
れる差動トランジスタ対５４，５８と、この差動トラン
ジス夕対５４，５８の共通ソース電極と低位側電源電位
であるＧＮＤとの間に接続された定電流源トランジスタ
５５とから成る。差動トランジスタ対５４，５８のドレ
イン電極は、ゲート接地トランジスタ５２，６０のソー
ス電極に接続される。

【０００４】差動増幅部Ａ3の出カ手段は、出力端子１
００，１０３にドレイン電極が接続された駆動トランジ
スタ４９，６３と、駆動トランジスタ４９，６３の負荷
トランジスタ５０，６２とから成る。出力端子１００，
１０３と駆動トランジスタ４９，６３のゲート電極との
間に接続された容量素子８６，８７は位相補償用であ
る。駆動トランジスタ４９，６３のゲート電極は、上述
のトランジスタ５２，６０の負荷トランジスタ５３，５
９のドレイン電極と接続される。以上の各素子は差動増
幅部Ａ3の差動信号増幅回路を構成する。

【０００５】出力端子１００，１０３には容量素子８
２，８３が接続されている。容量素子８２，８３には、
スイッチ素子９０および９１，スイッチ素子９２および
９３により、容量素子８４，８５が選択的に並列接続さ
れる。これらの容量素子群から成る静電容量部Ｃ3と、
前述の差動増幅部Ａ3内のトランジスタ５６，５７，５
１および６１とは、差動増幅部Ａ3内の差動信号増幅回
路に同相帰還回路を構成する。

【０００６】上述のトランジスタ５６のゲート電極は、
容量素子８２と８３の接続節点に接続され、そのソース
電極は接地される。トランジスタ５７は、トランジスタ
５６とドレイン同士が接続され、かつダイオード接続さ
れ、トランジスタ５１，５６に対する入力トランジスタ
となる。これらのトランジスタ５７，５１および６１
は、ソース接地され、カレントミラー回路を構成する。
また、トランジスタ５１，６１のドレイン電極は、差動
増幅部Ａ3内のトランジスタ５２，６０のソース電極に
接続される。

【０００７】前述の静電容量部Ｃ3のスイッチ素子９
１，９２の一方の端子には、定電圧発生部Ｂ3から定電
圧が供給され、また、入力端子１０４には、外部から基
準電位が供給される。

【０００８】定電圧発生部Ｂ3は、定電流源７１と、定
電流源７１により駆動されるダイオード接続のトランジ
スタ４２と、差動増幅部Ａ3内のトランジスタ５０，６
２とと もに、トランジスタ４２を入力トランジスタと
するカレントミラー回路の出力トランジスタをなすトラ
ンジスタ４３，４６を有する。この構成により、トラン
ジスタ４３，４６，５０，６２のバイアス電流値は固定
される。

【０００９】定電圧発生部Ｂ3は、また、トランジスタ
４３によって定電流駆動されるダイオード接続のトラン
ジスタ４４を有し、このトランジスタ４４による定電圧
は、上述の静電容量部Ｃ3に供給される。定電圧発生部
Ｂ3は、さらに、トランジスタ４６によって定電流駆動
されるダイオード接続のトランジスタ４５と、差動増幅
部Ａ3内のトランジスタ５３，５５，５９とともに、こ
のトランジスタ４５を入力トランジスタとするカレント
ミラー回路の出カトランジスタとなるトランジスタ４８
と、トランジスタ４８によって定電流駆動され、差動増
幅部Ａ3内の、トランジスタ５２，６０に定電圧を供給
するダイオード接続のトランジスタ４７とを有する。こ
の構成により、トランジスタ４８，５３，５５，５９の
バイアス電流値は固定される。

【００１０】次に、以上のように構成された図３の従来
の全差動型演算増幅回路の動作について説明する。

【００１１】先ず、入力端子１０１，１０２に印加され
た差動入力信号の出力端子１００，１０３への信号経路
を考える。差動入力信号は、トランジスタ５４，５８の
差動対を経由して、トランジスタ５２，６０のゲート接
地回路に入力され、さらに、これらのトランジスタ５
２，６０の負荷トランジスタ５３，５９により、第１段
目の増幅がされる。次に、トランジスタ５３，５９の出
力信号は、トランジスタ４９，６３と、その負荷トラン
ジスタ５０，６０とにより成る出力回路に入力され、第
２段目の増幅がされる。

【００１２】同相帰還回路の動作は以下のようである。
入力端子１０４に、所望の基準電圧を印加することによ
り、この全差動型演算増幅回路の差動出力信号が無いと
きは、容量素子８２および８３は、一定の端子電圧ＶCD
に設定される。このとき、出力端子１００，１０３の、
ＧＮＤを基準とした電位は、両者ともＶCD＋ＶGS56とな
る。ここで、ＶGS56は、トランジスタ５６のゲートソー
ス間電圧である。

【００１３】次に、入力端子１０１，１０２間に差動入
力信号が印加され、出力端子１００，１０３間に差動出
力信号が発生した場合を考える。もし、容量素子８２と
８３の接続節点からトランジスタ５６のゲート電極など
へのリーク電流経路がなければ、この接続節点の電位
は、上述の無信号時の電位ＶGS56の同相電圧（出力端子
１００，１０３の、ＧＮＤを基準とした電位の平均値に
一致する）は、常に一定となり、出力動作バイアス点は
安定して固定される。

【００１４】また、リフレッシュ期間中、容量素子８
２，８３に、スイッチ素子９０および９１，９２および
９３により、容量素子８４，８５が選択的に並列接続さ
れ、容量素子８２，８３に所定の電荷、即ち、この全差
動型演算増幅回路が無信号出力時に、これら容量素子８
２，８３の端子間電圧がＶCDとなる値の電荷が転送され
る。

【００１５】

【発明が解決しようとする課題】上述した図３に示した
従来の全差動型演算増幅回路の、同相帰還回路の周波数
特性は、当然、トランジスタ５６→５７→５１（６１）
→５２（６０）→４９（６３）→５６と経由する同相帰
還回路のループ特性で決定される。

【００１６】次に、この不帰還ループのオープン・ルー
プ周波数特性を考察する。一般にループの帯域を決める
のは２次極の周波数配置である。この理由は、位相余裕
を確保するには、ユニティ・ゲイン周波数を２次極の１
／２以下に設定することが必要なためである。従って、
高いユニティ・ゲイン周波数を得るには、２次極の高域
化が必要となり、一般に困難である。ユニティ・ゲイン
周波数の設定は、比較的容易に行える。因みに、同相帰
還回路の場合は、トランジスタ５６の相互コンダクタン
スの値で２次極を変化させずに設定することができる。

【００１７】図３に示す従来回路では、同相帰還回路と
差動信号増幅回路が出力段を共有するため、両回路は出
力端子１００，１０３に接続される負荷容量を原因とす
る極を２次極としてもつ。いま、トランジスタ４９の相
互コンダクタンスをｇｍ１、トランジスタ４９のゲート
と接地間に存在する寄生容量Ｃ1、容量素子８６をＣ2，
出力端子１００と接地間に接続される負荷容量をＣ3と
する。

【００１８】このとき２次極ｐ２は、次式で表せる。 ｐ２＝−Ｃ2ｇｍ１／（Ｃ1Ｃ2＋ＣC2Ｃ3＋Ｃ3Ｃ1） 説明は省略するが、差動信号増幅回路部では３次以上の
高次極はこのｐ２に対して十分高域に配置できるので、
差動信号増幅回路部のユニティ・ゲイン周波数はこの極
によって決定される。

【００１９】一方、同相帰還回路は、トランジスタ５７
を入力トランジスタ、５１および６１を出力トランジス
タとするカレントミラー回路の入力部で、比較的このｐ
２に近い３次極ｐ３を生じる。いま、トランジスタ５７
の相互コンダクタンスをｇｍ２、トランジスタ５１，５
７および６１のゲートと高位側電源電位ＶDD間に存在す
る寄生容量をＣSで表すとｐ３は、次式で表せる。 ｐ３＝−ｇｍ２／ＣS

【００２０】ここでＣSはカレントミラー回路を構成す
るトランジスタ５１，５７および６１のゲート・ソース
間容量が支配的であり、ミラー比を１対１とするほぼト
ランジスタ５７のゲート・ソース間容量の３倍となる。
この値は、トランジスタ・サイズに強く依存するが、特
に低電圧動作或いは高速動作用演算増幅回路では大きく
なる傾向がある。仮に、ｐ２≒ｐ３の極端な場合を考え
ると、同相帰還回路の帯域は差動信号増幅回路部の帯域
の１／２程度と大幅に劣化する。

【００２１】このように同相帰還回路の帯域が大幅に滅
少した全差動型演算増幅回路で、何等かの理由で出力の
同相電圧が変動すると出力の同相電圧は勿論、回路内部
のバイアス電流の整定にも長時間要することになる。さ
らに、このとき製造バラツキなどで回路の対称性が劣化
している場合や、或は回路素子の非線形性などが存在す
る場合には、同相電圧が差動信号成分に変換され、長時
間かく乱を与え続けることになる。この結果、差動出力
のセトリング時間が著しく増加することになる。このこ
とから、同相帰還回路の帯域は、差動信号増幅回路部の
帯域は、同等であることが必要となる。

【００２２】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、ＣＭＯＳプロセスに於いて高帯域で、
かつ高利得の全差動型演算増幅回路を提供することにあ
る。

【００２３】

【課題を解決するための手段】本発明の第１の演算増幅
回路は、差動出力段の駆動トランジスタ（１２，３１）
とカレントミラー回路を構成するトランジスタ（１７，
２５）同士のドレインを接続し、該トランジスタを負荷
とする駆動トランジスタ（１６，２４）をゲート接地型
に接続し、かつ、そのドレイン電極を入力段の第１差動
対のトランジスタ（１８，２３）のドレイン電極に接続
し、さらに、該接続節点をゲート接地型のトランジスタ
（１４，２７）を介して前記カレントミラー回路の共通
ゲート電極に導くとともに、前記第１差動対のトランジ
スタと入力端子を共有する第２差動対のトランジスタ
（１９，２２）のドレイン電極をたすき掛けで前記差動
出力段のゲート接地型の負荷トランジスタ（３０，１
１）のソース電極に接続することによって、前記第２差
動対のトランジスタのバイアス電流を前記差動出力段の
出力端子間に発生する同相電圧で制御することを特徴と
する。

【００２４】また、本発明の第２の演算増幅回路は、第
１入力端子（１０１）、第２入力端子（１０２）にゲー
ト電極が接続された第１差動対のトランジスタ（１８，
２３）と、ソース電極が前記第１差動対のトランジスタ
（１８，２３）のドレイン電極に接続され、かつ、前記
第１差動対とは逆極性のゲート接地型の第１トランジス
タ（１４）、第２トランジスタ（２７）と、ゲート電極
同士が接続され、かつ、この接続節点が前記第１トラン
ジスタ、第２トランジスタのドレイン電極に接続された
ソース接地の第３トランジスタ（１７）および第４トラ
ンジスタ（１２）、第５トランジスタ（２５）および第
６トランジスタ（３１）と、ソース電極同士が接続さ
れ、かつ、この接続節点が前記第３トランジスタおよび
第５トランジスタのドレイン電極に接続され、かつゲー
ト電極同士が接続された第７トランジスタ（１６）およ
び第８トランジスタ（２４）と、前記第１入力端子、第
２入力端子にゲート電極が接続された前記第１差動対の
トランジスタと同極性の第２差動対のトランジスタ（１
９，２２）と、ソース電極が前記第２差動対のトランジ
スタ（２２，１９）のドレイン電極に接続され、かつ、
前記第２差動対とは逆極性のゲート接地型の第９トラン
ジスタ（１１）、第１０トランジスタ（３０）とを備
え、前記第７トランジスタのドレイン電極が、前記第１
トランジスタのソース電極と前記第１差動対の一方のト
ランジスタ（１８）のドレイン電極とに接続され、前記
第８トランジスタのドレイン電極が、前記第２トランジ
スタのソース電極と前記第１差動対の他方のトランジス
タ（２３）のドレイン電極とに接続され、前記第４トラ
ンジスタと前記第９トランジスタのドレイン電極が共に
第１出力端子（１００）に導出され、前記第６トランジ
スタと前記第１０トランジスタのドレイン電極が共に第
２出力端子（１０３）に導出され、前記第２差動対のバ
イアス電流を前記第１出力端子と前記第２出力端子間に
発生する同相電圧で制御することを特徴とする。

【００２５】さらに、前記第９トランジスタ、第１０ト
ランジスタに代わり第１１トランジスタ（３６）、第１
２トランジスタ（３７）を備え、また、ソース電極が前
記第１１トランジスタ、第１２トランジスタのソース電
極に接続されたゲート接地型の第１３トランジスタ（３
５）、第１４トランジスタ（３８）と、該第１３トラン
ジスタ、第１４トランジスタの負荷であるソース接地の
第１５トランジスタ（３４）、第１６トランジスタ（３
９）と、ゲート電極が前記第１５トランジスタおよび第
１３トランジスタ、前記第１６トランジスタおよび第１
４トランジスタのドレイン電極に接続されたソース接地
の第１７トランジスタ（３３）、第１８トランジスタ
（４０）と、該第１７トランジスタ、第１８トランジス
タの負荷であって高位側電源電位に接続されたダイオー
ド接続の第１９トランジスタ（３２）、第２０トランジ
スタ（４１）とを付加したことを特徴とする。

【００２６】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。図１は、本発明の全差動型演算増幅回路の
第１の実施側を示す回路図である。この回路は、入力端
子１０１，１０２から入力する信号を増幅して出力端子
１００，１０３間に出力する、左右対称構成の差動増幅
部Ａ1と、差動増幅部Ａ1の一部と共に、差動増幅部Ａ1
内の差動信号増幅回路に対する同相帰還回路を構成する
静電容量部Ｃ3と、差動増幅部Ａ1および静電容量部Ｃ1
に定電圧を供給する定電圧発生部Ｂ1とで構成される。

【００２７】図１を参照すると、差動増幅部Ａ１の入力
手段は、トランジスタ１８，２３および２０から成る第
１の差動対と、トランジスタ１９，２２および２１から
成る第２の差動対とで構成される。さらに、トランジス
タ１８と１９のゲート電極同士およびトランジスタ２２
と２３のゲート電極同士が接続され、各々入力端子１０
１，１０２に導出されている。差動トランジスタ対１
８，２３のドレイン電極は、ゲート接地トランジスタ１
４，２７のソース電極に接続され、差動トランジスタ対
１９，２２のドレイン電極は、ゲート接地型トランジス
タ３０，１１のソース電極に接続されている。

【００２８】差動増幅部Ａ1の出力手段は、出力端子１
００，１０３にドレイン電極が接続された駆動トランジ
スタ１２，３１と、駆動トランジスタ１２の負荷トラン
ジスタ１０および１１と、駆動トランジスタ３１の負荷
トランジスタ２９，３０とから成る。

【００２９】トランジスタ１１，１４，２７および３０
はゲート接地型とされ、トランジスタ１１，３０のソー
ス電極へは、前述の第２の差動対のドレイン電極が接続
される。トランジスタ１７，２５は、トランジスタ１
２，３１とゲート電極同士が接続されて、カレントミラ
ー回路を構成する。トランジスタ１７，２５のドレイン
電極同士が接続され、その接続節点には、ゲート接地型
のトランジスタ１６と２４のソース電極がそれぞれ接続
されている。明らかに、トランジスタ１６と２４はカレ
ントミラー回路を構成している。トランジスタ１１およ
び１２のドレイン電極は、出力端子１００へ導出され、
トランジスタ３０および３１のドレイン電極は出力端子
１０３へ導出される。

【００３０】出力端子１００，１０３と駆動トランジス
タ１２，３１のゲート電極との間に接続された容量素子
８０，８１は、発振防止用の位相補償用であり、全差動
型演算増幅回路のような高利得の多段増幅器には欠かす
ことのできないものである。出力端子１００，１０３に
は図３と同様に、容量素子８２，８３が接続されてい
る。容量素子８２，８３には、スイッチ素子９０および
９１，スイッチ素子９２および９３により、容量素子８
４，８５が選択的に並列接続されている。これらの容量
素子群から成る静電容量部Ｃ1と、前述の差動増幅部Ａ1
内のトランジスタ２１を構成素子として含む第２の差動
対とは、差動増幅部Ａ1内の差動信号増幅回路に対する
同相帰還回路を構成する。

【００３１】上述のトランジスタ２１のゲート電極は、
容量素子８２と８３の接続節点に接続され、そのソース
電極は接地され、ドレイン電極は、第２の差動対を構成
するトランジスタ１９および２２のソース電極と接続さ
れる。

【００３２】前述の静電容量部Ｃ1のスイッチ素子９
１，９２の一方の端子には、定電圧発生部Ｂ1から定電
圧が供給され、また、入力端子１０４には、外部から基
準電位が供給される。定電圧発生部Ｂ1は、定電流源７
０と定電流源７０により駆動されるダイオード接続のト
ランジスタ１と、差動増幅部Ａ1内のトランジスタ１
０，１５，２８および２９とともに、トランジスタ１を
入力トランジスタとするカレントミラー回路の出力トラ
ンジスタをなすトランジスタ２，５および９を有する。
この構成により、トランジスタ２，５，１０，１５，２
８および２９のバイアス電流値は固定される。

【００３３】定電圧発生部Ｂ1は、また、トランジスタ
２によって定電流駆動されるダイオード接続のトランジ
スタ３を有し、このトランジスタ３による定電圧値は、
上述の静電容量部Ｃ1に供給される。

【００３４】定電圧発生部Ｃ1は、さらに、トランジス
タ５によって定電流駆動されるダイオード接続のトラン
ジスタ４と、差動増幅部Ａ1内のトランジスタ１３，２
０，２６とともに、このトランジスタ４を入力トランジ
スタとするカレントミラー回路の出力トランジスタとな
るトランジスタ７と、トランジスタ７によって定電流駆
動され、差動増幅部Ａ1内のトランジスタ１１，１４，
２７，３０に定電圧を供給するダイオード接続のトラン
ジスタ６とを有する。この構成により、トランジスタ
７，１３，２０，２６のバイアス電流値は固定される。

【００３５】次に、以上のように構成された図１の本発
明の全差動型演算増幅回路の動作について説明する。

【００３６】差動増幅部Ａ1は、２つの差動対を有する
ため、入力端子１０１，１０２に印加された差動入力信
号の出力端子１００，１０３への信号経路は明らかに２
つ存在する。

【００３７】１つは、トランジスタ１８，２３および２
０からなる第１の差動対を経由する信号経路であり、入
力端子１０１（１０２）からトランジスタ１８（２３）
→１４（２７）→１２（３１）を経由して出カ端子１０
０（１０３）に出力される。他の１つは、トランジスタ
１９，２１および２２からなる第２差動対を経由する信
号経路であり、入力端子１０１（１０２）からトランジ
スタ３０（１１）を経由して出力端子１０３（１００）
に出力される。

【００３８】ここで、増幅段数をみると、前者の信号経
路では、第１の差動対のドレイン電流出力は、各々トラ
ンジスタ１４と２７によるゲート接地回路に入力され、
さらに、これらの負荷トランジスタ１３と２６により、
第１段目の増幅がされる。次に、これらの回路の出力信
号は、おのおのトランジスタ１２と３１およびこれらの
負荷となるゲート接地されたトランジスタ１１と３０に
よる出力回路に入力され、第２段目の増幅がされる。

【００３９】一方、後者の信号経路では、第２の差動対
のドレイン電流出力は、各々トランジスタ１１と３０に
よるゲート接地回路に入力され、さらに、これらの負荷
トランジスタ１２と３１による１段増幅の後に出力され
る。結局、増幅段数は前者が２段、後者が１段である。
従って、差動信号電圧利得は両者を加えたものとなるの
で、従来例に対し同等以上となることが分かる。

【００４０】ここで、前者の経路には、トランジスタ１
４（２７）→１７（２５）→１６（２４）→１４（２
７）なる負帰還ループが存在するが、差動入力信号成分
に対しては負帰還効果は生じない。これは、いま、差動
入力信号が入力端子１０１と１０２に印加されると、ト
ランジスタ１７と２５のゲート電極が等しく逆相の微小
電圧が発生するため、両方のトランジスタのドレイン電
流の和は一定となり、この結果トランジスタ１６と２４
のドレイン電流が変化せず、信号ループを構成しないか
らである。

【００４１】一方、トランジスタ１７と２５のゲート電
極に生じた同相の電圧変化に対しては、当然両方のトラ
ンジスタのドレイン電流の和は変化する。この結果、ト
ランジスタ１６と２４のドレイン電流が変化するので信
号ループを構成し、負帰還効果が生じる。この効果によ
り、トランジスタ１７と２５のバイアス電流が正確に固
定される。例えば、無信号入力時のトランジスタ１７の
ドレイン電流は、トランジスタ１５のドレイン電流から
トランジスタ１３とトランジスタ１８のドレイン電流を
引いた値となる。トランジスタ２５も同様である。従っ
て、トランジス夕１７および２５とゲート共通でカレン
トミラー回路構成をとる出力トランジスタ１２と３１の
バイアス電流も正確に固定される。このことは、同相帰
還は出力段のみにかければ、安定に動作バイアス点が定
まることを意味する。

【００４２】次に、同相帰還回路の動作について説明す
る。入力端子１０４に、所望の基準電圧を印加すること
により、演算増幅回路の差動出力信号が無いとき、容量
素子８２および８３の各々は、或る一定の端子間電圧Ｖ
COに設定される。このとき、出力端子１００と１０３
の、ＧＮＤを基準とした電位は、両者ともＶCO＋ＶGS21
となる。

【００４３】ここで、ＶGS21は、トランジスタ２１のゲ
ート・ソース間電圧である。次に、入力端子間に差動入
力信号が印加され、出力端子１００，１０３間に差動出
力信号が発生した場合を考える。もし、容量素子８２お
よび８３の接続節点からトランジスタ２１のゲート電極
などへのリーク電流がなければ、この接続節点の電位
は、無信号時のＶGS21に等しい。従って、出力端子の同
相電圧（出力端子１００と１０３のＧＮＤ基準の電位の
平均値に一致する）は常に一定となり、安定に動作バイ
アス点が定まる。

【００４４】また、リフレッシュ期間中、容量素子８２
および８３に、スイッチ素子９０および９１，９２およ
び９３により容量素子８４，８５が、選択的にそれぞれ
並列接続されることにより、容量素子８２，８３の各々
に所定の電荷、即ち、演算増幅回路が無信号出力時に、
これら容量素子の端子間電圧がＶCOとなる値がの電荷が
転送される。

【００４５】次に、同相帰還ループの周波数特性につい
て検討する。前述したように、一般にループの帯域を制
限するのは２次極の位置である。

【００４６】いま、トランジスタ１２と１７の相互コン
ダクタンスの値を各々ｇｍ１，ｇｍ３また、両者のトラ
ンジスタのゲート電極と接地間に存在する寄生容量をＣ
1，容量素子８０の容量をＣ2，出力端子１００と接地間
に接続される負荷容量をＣ3とする。

【００４７】このとき、ｐ２は、次式で表せる。 ｐ２＝−Ｃ2ｇｍ１／（Ｃ1Ｃ2＋Ｃ2Ｃ3＋Ｃ3Ｃ1）−
（Ｃ2＋Ｃ3）ｇｍ３／（Ｃ1Ｃ2＋Ｃ2Ｃ3＋Ｃ3Ｃ1）

【００４８】いま、低消費電流化するためトランジスタ
１２と１７のミラー比を大きくとり、トランジスタ１７
の面積を小さく且つバイアス電流を絞ると、ｇｍ１≫ｇ
ｍ３となり、上式の右辺第２項は第１項に対し、無視で
きる。従って、 Ｐ２＝−Ｃ2ｇｍ１／（Ｃ1Ｃ2＋Ｃ2Ｃ3＋Ｃ3Ｃ1）

【００４９】説明は省略するが、この式は差動信号増幅
回路部の２次極の式とも一致する。

【００５０】また、差動信号および同相信号経路とも２
次極に近接した高次極がないことは、回路構成より明ら
かである。従って、両者のユニティ・ゲイン周波数を揃
えることは容易である。因みに前者はトランジスタ１８
と２３の、後者はトランジスタ２１の相互コンダクタン
スでユニティ・ゲイン周波数を設定できる。

【００５１】さらに、この式は前述した従来例のｐ２の
式にも一致する。従って、第１の実施例がｐ２に近接し
た高次極を持たない分、位相余裕を大きくとれ、従来例
より、ユニティ・ゲイン周波数を高くすることができ
る。

【００５２】次に、本発明の全差動型演算増幅回路の第
２の実施例について説明する。第２の実施例の回路図を
示した図２を参照すると、本回路は、前述の第１の実施
例における最大出力振幅を増加させたものである。

【００５３】すなわち、出力端子１００およびトランジ
スタ１０の間に直列接続されるトランジスタ３６と、ソ
ース電極がトランジスタ３６のソース電極に接続された
ゲート接地型のトランジスタ３５と、このトランジスタ
３５の負荷であってソース接地されたトランジスタ３４
と、ゲート電極がトランジスタ３４と３５のドレイン電
極に接続されソース接地されたトランジスタ３３と、こ
のトランジスタ３３の負荷であって高位側電源電位ＶDD
に接続されたトランジスタ３２と、位相補償素子であっ
てトランジスタ３３のゲート電極と低位側電源電位ＧＮ
Ｄ間に接続される容量素子８６とを備え、トランジスタ
３３のドレイン電極がトランジスタ３６のゲート電極に
接続されて構成される。

【００５４】トランジスタ３５のゲート電極にはダイオ
ード接続されたトランジスタ６をトランジスタ７で定電
流駆動された定電流発生回路の出力電位が供給され、ト
ランジスタ３４のバイアス電流値は、このトランジスタ
を出力トランジスタとし、ダイオード接続されたトラン
ジスタ４を入力トランジスタとしたカレント・ミラー回
路にトランジスタ５により定電流駆動され固定される。

【００５５】また、全く同一の置換されたカスコード回
路がトランジスタ３７〜４１および容量素子８７で構成
される。

【００５６】出力以外の回路部分は、第１の実施例と同
様であるので説明を省略する。

【００５７】次に、本実施例の最大出力振幅を調べる。
出力端子が低位側電源電位ＧＮＤ側い振れる場合は、ト
ランジスタ１２（または３１）の飽和電圧で決まり、
約、０．４Ｖである。また、出力端子が高位側電源電位
ＶDD側に振れる場合も、やはりＶDD側から約０．４Ｖ下
がった電位である。これは、置換したカスコード回路が
もつトランジスタ３３（４０）→３６（３７）→３５
（３８）→３３（４０）を経路とする局所帰還ループに
より、トランジスタ３６（または３７）のドレイン・ソ
ース間電圧が殆ど０Ｖになるまで深く三極管領域に入り
込んでもこのカスコード回路の出力インピーダンスが下
がらないためである。

【００５８】従って、電源電圧が１．８Ｖでの場合でも
約１Ｖｐ−ｐ（片側）の最大出力振幅を得ることができ
る。尚、説明は省略するが、第１の実施例の回路では、
約０．６Ｖｐ−ｐ（片側）が得られる。

【００５９】上述した構成により、低電源電圧動作で
も、最大出力振幅が大きく、高利得で且つ、広帯域の特
性が得られる。動作については、第１の実施例の全差動
型演算増幅回路と同様なので省略する。

【００６０】

【発明の効果】以上説明したように本発明は、回路構成
上、同相帰還回路を広帯域化できるため、差動信号特性
を広帯域化かつ高利得化できるという効果を有する。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す回路図である。

【図２】 本発明の第２の実施例を示す回路図である。

【図３】 従来の全差動型演算増幅回路の一例を示す回
路図である。

【符号の説明】

Ａ1，Ａ2，Ａ3 差動増幅部 Ｂ1，Ｂ2，Ｂ3 定電圧発生部 Ｃ1，Ｃ2，Ｃ3 静電容量部 １〜６３ トランジスタ ７０，７１ 定電流源 ８０〜８７ 容量素子 ９０〜９３ スイッチ素子 １０１，１０２，１０４ 入力端子 １００，１０３出力端子

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 差動出力段の駆動トランジスタ（１２，
   ３１）とカレントミラー回路を構成するトランジスタ
   （１７，２５）同士のドレインを接続し、該トランジス
   タを負荷とする駆動トランジスタ（１６，２４）をゲー
   ト接地型に接続し、かつ、そのドレイン電極を入力段の
   第１差動対のトランジスタ（１８，２３）のドレイン電
   極に接続し、さらに、該接続節点をゲート接地型のトラ
   ンジスタ（１４，２７）を介して前記カレントミラー回
   路の共通ゲート電極に導くとともに、前記第１差動対の
   トランジスタと入力端子を共有する第２差動対のトラン
   ジスタ（１９，２２）のドレイン電極をたすき掛けで前
   記差動出力段のゲート接地型の負荷トランジスタ（３
   ０，１１）のソース電極に接続することによって、前記
   第２の差動対のトランジスタのバイアス電流を前記差動
   出力段の出力端子間に発生する同相電圧で制御すること
   を特徴とする全差動型の演算増幅回路。
2. 【請求項２】 第１入力端子（１０１）、第２入力端子
   （１０２）にゲート電極が接続された第１差動対のトラ
   ンジスタ（１８，２３）と、ソース電極が前記第１差動
   対のトランジスタ（１８，２３）のドレイン電極に接続
   され、かつ、前記第１差動対とは逆極性のゲート接地型
   の第１トランジスタ（１４）、第２トランジスタ（２
   ７）と、 ゲート電極同士が接続され、かつ、この接続節点が前記
   第１トランジスタ、第２トランジスタのドレイン電極に
   接続されたソース接地の第３トランジスタ（１７）およ
   び第４トランジスタ（１２）、第５トランジスタ（２
   ５）および第６トランジスタ（３１） と、 ソース電極同士が接続され、かつ、この接続節点が前記
   第３トランジスタおよび第５トランジスタのドレイン電
   極に接続され、かつゲート電極同士が接続された第７ト
   ランジスタ（１６）および第８トランジスタ（２４）
   と、 前記第１入力端子、第２入力端子にゲート電極が接続さ
   れた前記第１差動対のトランジスタと同極性の第２差動
   対のトランジスタ（１９，２２）と、 ソース電極が前記第２差動対のトランジスタ（２２，１
   ９）のドレイン電極に接続され、かつ、前記第２差動対
   とは逆極性のゲート接地型の第９トランジスタ（１
   １）、第１０トランジスタ（３０）とを備え、 前記第７トランジスタのドレイン電極が、前記第１トラ
   ンジスタのソース電極と前記第１差動対の一方のトラン
   ジスタ（１８）のドレイン電極とに接続され、前記第８
   トランジスタのドレイン電極が、前記第２トランジスタ
   のソース電極と前記第１差動対の他方のトランジスタ
   （２３）のドレイン電極とに接続され、 前記第４トランジスタと前記第９トランジスタのドレイ
   ン電極が共に第１出力端子（１００）に導出され、前記
   第６トランジスタと前記第１０トランジスタのドレイン
   電極が共に第２出力端子（１０３）に導出され、前記第
   ２差動対のバイアス電流を前記第１出力端子と前記第２
   出力端子間に発生する同相電圧で制御することを特徴と
   する全差動型の演算増幅回路。
3. 【請求項３】 前記第９トランジスタ、第１０トランジ
   スタに代わり第１１トランジスタ（３６）、第１２トラ
   ンジスタ（３７）を備え、また、 ソース電極が前記第１１トランジスタ、第１２トランジ
   スタのソース電極に接続されたゲート接地型の第１３ト
   ランジスタ（３５）、第１４トランジスタ（３８）と、 該第１３トランジスタ、第１４トランジスタの負荷であ
   るソース接地の第１５トランジスタ（３４）、第１６ト
   ランジスタ（３９）と、 ゲート電極が前記第１５トランジスタおよび第１３トラ
   ンジスタ、前記第１６トランジスタおよび第１４トラン
   ジスタのドレイン電極に接続されたソース接地の第１７
   トランジスタ（３３）、第１８トランジスタ（４０）
   と、 該第１７トランジスタ、第１８トランジスタの負荷であ
   って高位側電源電位に接続されたダイオード接続の第１
   ９トランジスタ（３２）、第２０トランジスタ（４１）
   とを付加したことを特徴とする請求項２記載の演算増幅
   回路。
4. 【請求項４】 前記第１トランジスタ、第２トランジス
   タ、第９トランジスタおよび第１０トランジスタの各ゲ
   ート電極は同一の定電圧で駆動されることを特徴とする
   請求項２記載の演算増幅回路。
5. 【請求項５】 前記第１３トランジスタ、第１４トラン
   ジスタ、第１トランジスタおよび第２トランジスタの各
   ゲート電極は同一の定電圧で駆動されることを特徴とす
   る請求項３記載の演算増幅回路。
6. 【請求項６】 前記第１差動対のトランジスタおよび第
   ２差動対のトランジスタがＮチャンネルＭＯＳトランジ
   スタであることを特徴とする請求項１ないし請求項５の
   いずれかに記載の演算増幅回路。