JP2723664B2 - スイッチドキャパシタフィルタ - Google Patents
スイッチドキャパシタフィルタInfo
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- JP2723664B2 JP2723664B2 JP2261380A JP26138090A JP2723664B2 JP 2723664 B2 JP2723664 B2 JP 2723664B2 JP 2261380 A JP2261380 A JP 2261380A JP 26138090 A JP26138090 A JP 26138090A JP 2723664 B2 JP2723664 B2 JP 2723664B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチドキャパシタフィルタに関し、特
に複数のスイッチドキャパシタ回路中から１つのスイッ
チドキャパシタ回路を選択する回路選択機能を有するス
イッチドキャパシタフィルタに関する。
に複数のスイッチドキャパシタ回路中から１つのスイッ
チドキャパシタ回路を選択する回路選択機能を有するス
イッチドキャパシタフィルタに関する。
従来、複数のスイッチドキャパシタ回路の中から１つ
のスイッチドキャパシタ回路を選択する回路選択機能を
有するスイッチドキャパシタフィルタとしては、例えば
第３図に示すものがある。
のスイッチドキャパシタ回路を選択する回路選択機能を
有するスイッチドキャパシタフィルタとしては、例えば
第３図に示すものがある。
第３図に示すように入力回路１は、ＰチャネルMOSト
ランジスタ10,12,14,16とＮチャネルMOSトランジスタ1
1,13,15,17からなるCMOSアナログスイッチがそれぞれ入
力端子IN1とキャパシタC1の一方端との間と、キャパシ
タC1の一方端と接地との間と、キャパシタC1の他方端と
回路選択アナログスイッチの一方との間と、キャパシタ
C1の他方端と接地との間に接続され、各トランジスタの
ゲート電極には、第１図（ｂ）に示されるようなクロッ
ク信号φ，が入力されて、スイッチドキャパシタを構
成する。本従来例のスイッチドキャパシタフィルタで
は、更に、入力回路2,3が入力回路１と同様な構成で付
加されている。
ランジスタ10,12,14,16とＮチャネルMOSトランジスタ1
1,13,15,17からなるCMOSアナログスイッチがそれぞれ入
力端子IN1とキャパシタC1の一方端との間と、キャパシ
タC1の一方端と接地との間と、キャパシタC1の他方端と
回路選択アナログスイッチの一方との間と、キャパシタ
C1の他方端と接地との間に接続され、各トランジスタの
ゲート電極には、第１図（ｂ）に示されるようなクロッ
ク信号φ，が入力されて、スイッチドキャパシタを構
成する。本従来例のスイッチドキャパシタフィルタで
は、更に、入力回路2,3が入力回路１と同様な構成で付
加されている。
回路選択アナログスイッチ４は、ＰチャネルMOSトラ
ンジスタ64,66,68とＮチャネルMOSトランジスタ65,67,6
9からなるCMOSアナログスイッチがそれぞれ、各入力回
路1,2,3の出力と演算増幅器９の反転入力との間に接続
され、これらトランジスタ64〜69の各ゲート電極には、
回路選択信号S1〜S3,▲▼〜▲▼が入力され
る。
ンジスタ64,66,68とＮチャネルMOSトランジスタ65,67,6
9からなるCMOSアナログスイッチがそれぞれ、各入力回
路1,2,3の出力と演算増幅器９の反転入力との間に接続
され、これらトランジスタ64〜69の各ゲート電極には、
回路選択信号S1〜S3,▲▼〜▲▼が入力され
る。
帰還回路５は、ＰチャネルMOSトランジスタ34,36,39,
40とＮチャネルMOSトランジスタ35,37,39,41からなるCM
OSアナログスイッチがそれぞれ演算増幅器９の反転入力
とキャパシタC4の一方端との間と、キャパシタC4の一方
端と接地との間と、キャパシタC4の他方端と演算増幅器
９の出力端子OUTとの間と、キャパシタC4の他方端と接
地との間にそれぞれ接続され、各トランジスタのゲート
電極には、第１図（ｂ）に示されるようなクロック信号
φ，が入力される。キャパシタC7は、演算増幅器９の
反転入力と出力端子OUTとの間に接続されている。この
演算増幅器９の非反転入力は接地されている。
40とＮチャネルMOSトランジスタ35,37,39,41からなるCM
OSアナログスイッチがそれぞれ演算増幅器９の反転入力
とキャパシタC4の一方端との間と、キャパシタC4の一方
端と接地との間と、キャパシタC4の他方端と演算増幅器
９の出力端子OUTとの間と、キャパシタC4の他方端と接
地との間にそれぞれ接続され、各トランジスタのゲート
電極には、第１図（ｂ）に示されるようなクロック信号
φ，が入力される。キャパシタC7は、演算増幅器９の
反転入力と出力端子OUTとの間に接続されている。この
演算増幅器９の非反転入力は接地されている。
次に、このスイッチドキャパシタフィルタの動作を説
明する。
明する。
回路選択信号S1〜S3の１つをローレベルにし、他のハ
イレベルにすると、ローレベルの入力された回路選択ア
ナログスイッチは、オン状態となり、他の信号選択アナ
ログスイッチは、オフ状態となる。この結果、オン状態
となった回路選択アナログスイッチに接続された入力回
路が選択され、この入力回路に入力された信号に応じた
出力信号が出力端子OUTに現われる。このときの周波数
特性は、 但し、VO;出力端子OUTの電圧 Vi;選択された入力端子の電圧 Cx;選択された入力回路のキャパシタの容量値 C4,C7 ;帰還側のキャパシタの容量値 fx;選択された入力信号の周波数 fs;クロック周波数 となる。
イレベルにすると、ローレベルの入力された回路選択ア
ナログスイッチは、オン状態となり、他の信号選択アナ
ログスイッチは、オフ状態となる。この結果、オン状態
となった回路選択アナログスイッチに接続された入力回
路が選択され、この入力回路に入力された信号に応じた
出力信号が出力端子OUTに現われる。このときの周波数
特性は、 但し、VO;出力端子OUTの電圧 Vi;選択された入力端子の電圧 Cx;選択された入力回路のキャパシタの容量値 C4,C7 ;帰還側のキャパシタの容量値 fx;選択された入力信号の周波数 fs;クロック周波数 となる。
この従来のスイッチドキャパシタフィルタでは、電源
電圧変動除去比が悪くなるという問題点があった。
電圧変動除去比が悪くなるという問題点があった。
即ち、ＰチャネルMOSトランジスタとＮチャネルMOSト
ランジスタからなる全ての回路選択アナログスイッチの
一方のゲートには、常に電源電圧に重畳されたノイズを
含んだハイレベルの電圧が入力され。MOSトランジスタ
のゲート・ソース間には、寄生容量が存在し、その寄生
容量を介して、ノイズが出力端子OUTに現われ、電源電
圧変動除去比が悪くなる。
ランジスタからなる全ての回路選択アナログスイッチの
一方のゲートには、常に電源電圧に重畳されたノイズを
含んだハイレベルの電圧が入力され。MOSトランジスタ
のゲート・ソース間には、寄生容量が存在し、その寄生
容量を介して、ノイズが出力端子OUTに現われ、電源電
圧変動除去比が悪くなる。
例えばMOSトランジスタのゲート・ソース間の寄生容
量をCSとする。回路選択信号S1,▲▼，▲▼を
接地し、▲▼,S2,S3にノイズの重畳されたハイレベ
ルの電圧が入力されると電源電圧変動除去比PSRRは 但し、n ;入力回路の数 CS;MOSトランジスタのゲート・ソース間の寄生容量値 C4,C7 ;帰還側のキャパシタの容量値 fn;ノイズの周波数 fS;クロック信号φ，の周波数 ここで、MOSトランジスタのゲート・ソース間の寄生
容量CSを0.1pF、帰還側のキャパシタC4,C7の容量値を1p
F,ノイズの周波数ｎを10KHz,クロック信号φ，の周
波数ｓを1MHz,入力回路の数ｎを３とすると電源電圧
変動除去比PSRRは、約34dBとなる。しかも入力回路と数
が多くなるに従い電源電圧変動除去比は、さらに悪くな
る。
量をCSとする。回路選択信号S1,▲▼，▲▼を
接地し、▲▼,S2,S3にノイズの重畳されたハイレベ
ルの電圧が入力されると電源電圧変動除去比PSRRは 但し、n ;入力回路の数 CS;MOSトランジスタのゲート・ソース間の寄生容量値 C4,C7 ;帰還側のキャパシタの容量値 fn;ノイズの周波数 fS;クロック信号φ，の周波数 ここで、MOSトランジスタのゲート・ソース間の寄生
容量CSを0.1pF、帰還側のキャパシタC4,C7の容量値を1p
F,ノイズの周波数ｎを10KHz,クロック信号φ，の周
波数ｓを1MHz,入力回路の数ｎを３とすると電源電圧
変動除去比PSRRは、約34dBとなる。しかも入力回路と数
が多くなるに従い電源電圧変動除去比は、さらに悪くな
る。
本発明による第１のスイッチドキャパシタフィルタ
は、複数の入力端子と、出力端子と、前記複数の入力端
子に対応して設けられた複数の第１のスイッチドキャパ
シタ回路と、前記複数の第１のスイッチドキャパシタ回
路に対応して設けられた複数のスイッチであって前記複
数の第１のスイッチドキャパシタ回路のうち一つを選択
し共通節点に接続する複数のスイッチと、前記共通節点
と前記出力端子との間に接続された演算増幅器と、前記
共通節点と前記出力端子との間に接続された第２のスイ
ッチドキャパシタ回路とを備え、前記複数のスイッチは
それぞれＮチャネルMOSトランジスタによって構成され
ていることを特徴とする。
は、複数の入力端子と、出力端子と、前記複数の入力端
子に対応して設けられた複数の第１のスイッチドキャパ
シタ回路と、前記複数の第１のスイッチドキャパシタ回
路に対応して設けられた複数のスイッチであって前記複
数の第１のスイッチドキャパシタ回路のうち一つを選択
し共通節点に接続する複数のスイッチと、前記共通節点
と前記出力端子との間に接続された演算増幅器と、前記
共通節点と前記出力端子との間に接続された第２のスイ
ッチドキャパシタ回路とを備え、前記複数のスイッチは
それぞれＮチャネルMOSトランジスタによって構成され
ていることを特徴とする。
さらに、本発明による第２のスイッチドキャパシタフ
ィルタは、入力端子と、出力端子と、前記入力端子と共
通節点との間に接続された第１のスイッチドキャパシタ
回路と、前記共通節点と前記出力端子との間に接続され
た演算増幅器と、前記出力端子に接続された複数の第２
のスイッチドキャパシタ回路と、前記複数の第２のスイ
ッチドキャパシタ回路に対応して前記共通節点と前記複
数の第２のスイッチドキャパシタ回路との間に設けられ
た複数のスイッチであって前記複数のスイッチドキャパ
シタ回路のうち一つを選択して帰還ループを形成する複
数のスイッチとを備え、前記複数のスイッチはそれぞれ
ＮチャネルMOSトランジスタによって構成されているこ
とを特徴とする。
ィルタは、入力端子と、出力端子と、前記入力端子と共
通節点との間に接続された第１のスイッチドキャパシタ
回路と、前記共通節点と前記出力端子との間に接続され
た演算増幅器と、前記出力端子に接続された複数の第２
のスイッチドキャパシタ回路と、前記複数の第２のスイ
ッチドキャパシタ回路に対応して前記共通節点と前記複
数の第２のスイッチドキャパシタ回路との間に設けられ
た複数のスイッチであって前記複数のスイッチドキャパ
シタ回路のうち一つを選択して帰還ループを形成する複
数のスイッチとを備え、前記複数のスイッチはそれぞれ
ＮチャネルMOSトランジスタによって構成されているこ
とを特徴とする。
次に、本発明について添付の図面を参照して説明す
る。
る。
第１図は、本発明の一実施例に係るスイッチドキャパ
シタフィルタを示す回路図である。本実施例が従来と異
なる点は、回路選択アナログスイッチの構成が異なるこ
とにあり、第１図において、第３図と同一物には、同一
符号を付してその説明は省略する。
シタフィルタを示す回路図である。本実施例が従来と異
なる点は、回路選択アナログスイッチの構成が異なるこ
とにあり、第１図において、第３図と同一物には、同一
符号を付してその説明は省略する。
回路選択アナログスイッチ４は、ＮチャネルMOSトラ
ンジスタ58〜60からなり、それぞれ各入力回路1,2,3の
出力と演算増幅器９の反転入力端子に接続され、各MOS
トランジスタのゲート電極には、回路選択信号S1〜S3が
入力される。
ンジスタ58〜60からなり、それぞれ各入力回路1,2,3の
出力と演算増幅器９の反転入力端子に接続され、各MOS
トランジスタのゲート電極には、回路選択信号S1〜S3が
入力される。
本実施例において、例えば回路選択信号S1をハイレベ
ル、S2,S3を接地すると、ＮチャネルMOSトランジスタ58
は、オン状態、ＮチャネルMOSトランジスタ59,60はオフ
状態となる。この結果、入力端子IN1に入力された信号
が選択され、この信号に応じた出力信号が出力端子OUT
に現われる。
ル、S2,S3を接地すると、ＮチャネルMOSトランジスタ58
は、オン状態、ＮチャネルMOSトランジスタ59,60はオフ
状態となる。この結果、入力端子IN1に入力された信号
が選択され、この信号に応じた出力信号が出力端子OUT
に現われる。
ここで、回路選択アナログスイッチ４の各MOSトラン
ジスタ58,59,60のゲート電極に電源電圧のノイズが重畳
されたハイレベルの電圧が入力されると、この時導通し
ているMOSトランジスタ58,59,60は、常に１つであるの
で、そのゲート・ソース間の寄生容量を介してノイズが
出力端子OUTに現われる。他の回路選択アナログスイッ
チのゲートは、接地されているため、ノイズは入りこま
ない。このときの電源電圧変動除去比PSRRは、 但し、ｎ′；回路選択アナログスイッチがオン状態にな
っている数 Cs;回路選択アナログスイッチのゲート・ソース間の寄
生容量値 C4,C7 ;帰還側キャパシタの容量値 n ;ノイズの周波数 s ;クロック信号φ，の周波数 ここで、回路選択アナログスイッチがオン状態になっ
ている数ｎ′を1,その回路選択アナログスイッチ４のゲ
ート・ソース間の寄生容量Csを0.1pF,帰還側のキャパシ
タC4,C7を1PF,ノイズの周波数ｎを10KHz,クロック信
号φ，の周波数ｓを1MHzとすると、電源電圧変動除
去比PSRRは約44dBとなり、従来例に比べ電源電圧除去比
は改善される。しかも、入力回路の数には無関係に一定
である。
ジスタ58,59,60のゲート電極に電源電圧のノイズが重畳
されたハイレベルの電圧が入力されると、この時導通し
ているMOSトランジスタ58,59,60は、常に１つであるの
で、そのゲート・ソース間の寄生容量を介してノイズが
出力端子OUTに現われる。他の回路選択アナログスイッ
チのゲートは、接地されているため、ノイズは入りこま
ない。このときの電源電圧変動除去比PSRRは、 但し、ｎ′；回路選択アナログスイッチがオン状態にな
っている数 Cs;回路選択アナログスイッチのゲート・ソース間の寄
生容量値 C4,C7 ;帰還側キャパシタの容量値 n ;ノイズの周波数 s ;クロック信号φ，の周波数 ここで、回路選択アナログスイッチがオン状態になっ
ている数ｎ′を1,その回路選択アナログスイッチ４のゲ
ート・ソース間の寄生容量Csを0.1pF,帰還側のキャパシ
タC4,C7を1PF,ノイズの周波数ｎを10KHz,クロック信
号φ，の周波数ｓを1MHzとすると、電源電圧変動除
去比PSRRは約44dBとなり、従来例に比べ電源電圧除去比
は改善される。しかも、入力回路の数には無関係に一定
である。
第２図は、本発明の第２の実施例に係るスイッチドキ
ャパシタフィルタを示す回路図である。
ャパシタフィルタを示す回路図である。
入力回路１の一方は、演算増幅器９の反転入力端子に
接続され、他方の入力端子IN1には、入力信号が入力さ
れる。回路選択アナログスイッチの一方は、帰還回路５
〜７の一方に接続される。回路選択アナログスイッチ４
の他方は、演算増幅器９の反転入力に接続される。帰還
回路５〜７の他方は、演算増幅器９の出力端子OUTに接
続される。
接続され、他方の入力端子IN1には、入力信号が入力さ
れる。回路選択アナログスイッチの一方は、帰還回路５
〜７の一方に接続される。回路選択アナログスイッチ４
の他方は、演算増幅器９の反転入力に接続される。帰還
回路５〜７の他方は、演算増幅器９の出力端子OUTに接
続される。
入力端子IN1に信号を入力し、回路選択アナログスイ
ッチ４中のMOSトランジスタ61,62,63の１つをオン状
態、他をオフ状態にすると、選択された帰還回路に応じ
た出力信号が出力端子OUTに現われる。本実施例におい
ても第１の実施例と同様な効果が得られる。
ッチ４中のMOSトランジスタ61,62,63の１つをオン状
態、他をオフ状態にすると、選択された帰還回路に応じ
た出力信号が出力端子OUTに現われる。本実施例におい
ても第１の実施例と同様な効果が得られる。
又、第３の実施例として、入力回路と帰還回路を複数
備え、回路選択アナログスイッチは、入力回路と演算増
幅器の反転入力端子との間と、帰還回路と演算増幅器の
反転入力端子との間に接続される。入力回路の他方は、
複数の信号が入力される。帰還回路の他方は、出力端子
OUTに接続されるスイッチドキャパシタフィルタにおい
て、入力回路に接続された回路選択アナログスイッチの
１つをオン状態，他をオフ状態にし、帰還回路に接続さ
れた回路選択アナログスイッチの１つをオン状態、他を
オフ状態にすると、それぞれ選択された入力回路と帰還
回路に応じた信号が出力端子に現われる。このスイッチ
ドキャパシタフィルタにおいても、第1,第２の実施例と
同様の効果を得ることができる。
備え、回路選択アナログスイッチは、入力回路と演算増
幅器の反転入力端子との間と、帰還回路と演算増幅器の
反転入力端子との間に接続される。入力回路の他方は、
複数の信号が入力される。帰還回路の他方は、出力端子
OUTに接続されるスイッチドキャパシタフィルタにおい
て、入力回路に接続された回路選択アナログスイッチの
１つをオン状態，他をオフ状態にし、帰還回路に接続さ
れた回路選択アナログスイッチの１つをオン状態、他を
オフ状態にすると、それぞれ選択された入力回路と帰還
回路に応じた信号が出力端子に現われる。このスイッチ
ドキャパシタフィルタにおいても、第1,第２の実施例と
同様の効果を得ることができる。
以上説明したように、本発明によれば、複数のスイッ
チドキャパシタ回路の中から１つのスイッチドキャパシ
タ回路を選択するアナログスイッチをＮチャネルMOSト
ランジスタで構成しているため、ゲート・ソース間の寄
生容量による電源電圧変動除去比を改善することがで
き、しかも、回路の数には無関係に電源変動除去比を一
定にできるという効果を有する。
チドキャパシタ回路の中から１つのスイッチドキャパシ
タ回路を選択するアナログスイッチをＮチャネルMOSト
ランジスタで構成しているため、ゲート・ソース間の寄
生容量による電源電圧変動除去比を改善することがで
き、しかも、回路の数には無関係に電源変動除去比を一
定にできるという効果を有する。
第１図（ａ）は、本発明の一実施例に係るスイッチドキ
ャパシタフィルタを示す回路図、第１図（ｂ）は、スイ
ットドキャパシタフィルタを動作させるクロックφ，
のタイミング図である。第２図は、本発明の他の実施例
に係るスイッチドキャパシタフィルタを示す回路図であ
る。第３図は従来のスイッチドキャパシタフィルタを示
す回路図である。 １〜３……入力回路、４……回路選択アナログスイッ
チ、５〜７……帰還回路、９……演算増幅器、10〜69…
…トランジスタ、C1〜C7……キャパシタ、φ，……ク
ロック信号、S1〜S3,▲▼〜▲▼……入力選択
信号、IN1〜IN3……入力端子、OUT……出力端子。
ャパシタフィルタを示す回路図、第１図（ｂ）は、スイ
ットドキャパシタフィルタを動作させるクロックφ，
のタイミング図である。第２図は、本発明の他の実施例
に係るスイッチドキャパシタフィルタを示す回路図であ
る。第３図は従来のスイッチドキャパシタフィルタを示
す回路図である。 １〜３……入力回路、４……回路選択アナログスイッ
チ、５〜７……帰還回路、９……演算増幅器、10〜69…
…トランジスタ、C1〜C7……キャパシタ、φ，……ク
ロック信号、S1〜S3,▲▼〜▲▼……入力選択
信号、IN1〜IN3……入力端子、OUT……出力端子。
Claims (2)
- 【請求項１】複数の入力端子と、出力端子と、前記複数
の入力端子に対応して設けられた複数の第１のスイッチ
ドキャパシタ回路と、前記複数の第１のスイッチドキャ
パシタ回路に対応して設けられた複数のスイッチであっ
て前記複数の第１のスイッチドキャパシタ回路のうち一
つを選択し共通節点に接続する複数のスイッチと、前記
共通節点と前記出力端子との間に接続された演算増幅器
と、前記共通節点と前記出力端子との間に接続された第
２のスイッチドキャパシタ回路とを備え、前記複数のス
イッチはそれぞれＮチャネルMOSトランジスタによって
構成されていることを特徴とするスイッチドキャパシタ
フィルタ。 - 【請求項２】入力端子と、出力端子と、前記入力端子と
共通節点との間に接続された第１のスイッチドキャパシ
タ回路と、前記共通節点と前記出力端子との間に接続さ
れた演算増幅器と、前記出力端子に接続された複数の第
２のスイッチドキャパシタ回路と、前記複数の第２のス
イッチドキャパシタ回路に対応して前記共通節点と前記
複数の第２のスイッチドキャパシタ回路との間に設けら
れた複数のスイッチであって前記複数のスイッチドキャ
パシタ回路のうち一つを選択して帰還ループを形成する
複数のスイッチとを備え、前記複数のスイッチはそれぞ
れＮチャネルMOSトランジスタによって構成されている
ことを特徴とするスイッチドキャパシタフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261380A JP2723664B2 (ja) | 1990-09-28 | 1990-09-28 | スイッチドキャパシタフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261380A JP2723664B2 (ja) | 1990-09-28 | 1990-09-28 | スイッチドキャパシタフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04138712A JPH04138712A (ja) | 1992-05-13 |
| JP2723664B2 true JP2723664B2 (ja) | 1998-03-09 |
Family
ID=17361046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261380A Expired - Lifetime JP2723664B2 (ja) | 1990-09-28 | 1990-09-28 | スイッチドキャパシタフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723664B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204509A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | スイッチドキャパシタ回路 |
| JPH11205113A (ja) * | 1998-01-09 | 1999-07-30 | Mitsubishi Electric Corp | スイッチング回路およびスイッチドキャパシタフィルタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3475462B2 (ja) * | 1993-09-14 | 2003-12-08 | ソニー株式会社 | データ再生装置、指示データ送信装置及びデータ再生方法 |
-
1990
- 1990-09-28 JP JP2261380A patent/JP2723664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04138712A (ja) | 1992-05-13 |
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