JPH04138712A - スイッチドキャパシタフィルタ - Google Patents
スイッチドキャパシタフィルタInfo
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- JPH04138712A JPH04138712A JP26138090A JP26138090A JPH04138712A JP H04138712 A JPH04138712 A JP H04138712A JP 26138090 A JP26138090 A JP 26138090A JP 26138090 A JP26138090 A JP 26138090A JP H04138712 A JPH04138712 A JP H04138712A
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- JP
- Japan
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- switched capacitor
- circuit
- input
- analog switch
- circuit selection
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- 239000003990 capacitor Substances 0.000 title claims abstract description 54
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 230000008030 elimination Effects 0.000 abstract 1
- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチドキャパシタフィルタに関し、特に
複数のスイッチドキャパシタ回路中から１つのスイッチ
ドキャパシタ回路を選択する回路選択機能を有するスイ
ッチドキャパシタフィルタに関する。
複数のスイッチドキャパシタ回路中から１つのスイッチ
ドキャパシタ回路を選択する回路選択機能を有するスイ
ッチドキャパシタフィルタに関する。
従来、複数のスイッチドキャパシタ回路の中から１つの
スイッチドキャパシタ回路を選択する回路選択機能を有
するスイッチドキャパシタフィルタとしては、例えば第
３図に示すものがある。
スイッチドキャパシタ回路を選択する回路選択機能を有
するスイッチドキャパシタフィルタとしては、例えば第
３図に示すものがある。
第３図に示すように入力回路１は、ＰチャネルＭＯＳト
ランジスタ１０．１２，１４．１６とＮチャネルＭＯＳ
トランジスタ１１，１３，１５゜１７からなるＣＭＯＳ
アナログスイッチがそれぞれ入力端子ＩＮＩとキャパシ
タＣ１の一方端との間と、キャパシタＣ１の一方端と接
地との間と、衛ヤパシタＣ１の他方端と回路選択アナロ
グスイッチの一方との間と、キャパシタＣ１の他方端と
接地との間に接続され、各トランジスタのゲート電極に
は、第１図（ｂ）に示されるようなりロック信号φ、？
が入力されて、スイッチドキャバシタを構成する。本従
来例のスイッチドキャパシタフィルタでは、更に、入力
回路２，３が入力回路１と同様な構成で付加されている
。
ランジスタ１０．１２，１４．１６とＮチャネルＭＯＳ
トランジスタ１１，１３，１５゜１７からなるＣＭＯＳ
アナログスイッチがそれぞれ入力端子ＩＮＩとキャパシ
タＣ１の一方端との間と、キャパシタＣ１の一方端と接
地との間と、衛ヤパシタＣ１の他方端と回路選択アナロ
グスイッチの一方との間と、キャパシタＣ１の他方端と
接地との間に接続され、各トランジスタのゲート電極に
は、第１図（ｂ）に示されるようなりロック信号φ、？
が入力されて、スイッチドキャバシタを構成する。本従
来例のスイッチドキャパシタフィルタでは、更に、入力
回路２，３が入力回路１と同様な構成で付加されている
。
回路選択アナログスイッチ４は、ＰチャネルＭＯＳトラ
ンジスタロ４，６６．６８とＮチャネルＭＯＳトランジ
スタロ５，６７．６９からなるＣＭＯＳアナログスイッ
チがそれぞれ、各入力回路と １．２．３の圧力と演算増幅器９の反転入力その間に接
続され、これらトランジスタ６４〜６９の各ゲート電極
には、回路選択信号ｓ、ｓ、、Ｓ、−百τが入力される
。
ンジスタロ４，６６．６８とＮチャネルＭＯＳトランジ
スタロ５，６７．６９からなるＣＭＯＳアナログスイッ
チがそれぞれ、各入力回路と １．２．３の圧力と演算増幅器９の反転入力その間に接
続され、これらトランジスタ６４〜６９の各ゲート電極
には、回路選択信号ｓ、ｓ、、Ｓ、−百τが入力される
。
帰還回路５は、ＰチャネルＭＯＳトランジスタ３４．３
６，３９．４０とＮチャネルＭＯＳトランジスタ３５．
３７，３９．４１からなるＣＭＯＳアナログスイッチが
それぞれ演算増幅器９の反転入力とキャパシタＣ４の一
方端との間と、キャパシタＣ４の一方端と接地との間と
、キャパシタＣ２の他方端と演算増幅器９の出力端子Ｏ
ＵＴとの間と、キャパシタＣ４の他方端と接地との間に
それぞれ接続され、各トランジスタのゲート電極には、
第１図（ｂ）に示されるようなりロック信号φ、■が入
力される。キャパシタＣ７は、演算増幅器９の反転入力
と出力端子ＯＵＴとの間に接続されている。この演算増
幅器９の非反転入力は接地されている。
６，３９．４０とＮチャネルＭＯＳトランジスタ３５．
３７，３９．４１からなるＣＭＯＳアナログスイッチが
それぞれ演算増幅器９の反転入力とキャパシタＣ４の一
方端との間と、キャパシタＣ４の一方端と接地との間と
、キャパシタＣ２の他方端と演算増幅器９の出力端子Ｏ
ＵＴとの間と、キャパシタＣ４の他方端と接地との間に
それぞれ接続され、各トランジスタのゲート電極には、
第１図（ｂ）に示されるようなりロック信号φ、■が入
力される。キャパシタＣ７は、演算増幅器９の反転入力
と出力端子ＯＵＴとの間に接続されている。この演算増
幅器９の非反転入力は接地されている。
次に、このスイッチドキャパシタフィルタの動作を説明
する。
する。
回路選択信号８１〜Ｓ３の１つをローレベルにし、他の
ハイレベルにすると、ローレベルの入力された回路選択
アナログスイッチは、オン状態となり、他の信号選択ア
ナログスイッチは、オフ状態となる。この結果、オン状
態となった回路選択アナログスイッチに接続された入力
回路が選択され、この入力回路に入力された信号に応じ
た出力信号が出力端子ＯＵＴに現われる。このときの周
波数特性は、 但し、 ■。；出力端子ＯＵＴの電圧■１；選択され
た入力端子の電圧 Ｃ８；選択された入力回路のキャパシ タの容量値 Ｃ４，Ｃ−：帰還側のキャパシタの容量値ｆ 、 Ｈ選
択された入力信号の周波数ｆ、；クロック周波数 となる。
ハイレベルにすると、ローレベルの入力された回路選択
アナログスイッチは、オン状態となり、他の信号選択ア
ナログスイッチは、オフ状態となる。この結果、オン状
態となった回路選択アナログスイッチに接続された入力
回路が選択され、この入力回路に入力された信号に応じ
た出力信号が出力端子ＯＵＴに現われる。このときの周
波数特性は、 但し、 ■。；出力端子ＯＵＴの電圧■１；選択され
た入力端子の電圧 Ｃ８；選択された入力回路のキャパシ タの容量値 Ｃ４，Ｃ−：帰還側のキャパシタの容量値ｆ 、 Ｈ選
択された入力信号の周波数ｆ、；クロック周波数 となる。
この従来のスイッチドキャパシタフィルタでは、電源電
圧変動除去比が悪くなるという問題点があった。
圧変動除去比が悪くなるという問題点があった。
即ち、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタからな゛る全ての回路選択アナログスイ
ッチの一方のゲートには、常に電源電圧に重畳されたノ
イズを含んだノ・イレベルの電圧が入力され。ＭＯ３１
ランジスタのゲート・ソース間には、寄生容量が存在し
、その寄生容量を介して、ノイズが出力端子ＯＵＴに現
われ、電源電圧変動除去比が悪くなる。
Ｓトランジスタからな゛る全ての回路選択アナログスイ
ッチの一方のゲートには、常に電源電圧に重畳されたノ
イズを含んだノ・イレベルの電圧が入力され。ＭＯ３１
ランジスタのゲート・ソース間には、寄生容量が存在し
、その寄生容量を介して、ノイズが出力端子ＯＵＴに現
われ、電源電圧変動除去比が悪くなる。
例えばＭＯＳトランジスタのゲート・ソース間の寄生容
量を０３とする。回路選択信号Ｓｌ＋ ８２ｒ幻を接地
し、ＳＩＴ ８２．Ｓ３にノイズの重畳されたハイレベ
ルの電圧が入力されると電源電圧変動除去比ＰＳＲＲは 但し、 ｎ；入力回路の数 Ｃｓ ： ＭＯＳ トランジスタのゲート・ソース間の
寄生容量値 Ｃ４，Ｃ１：帰還側のキャパシタの容量値ｆ１；ノイズ
の周波数 ｆｓ；クロック信号φ、７の周波数 ここで、ＭＯ３）ランジスタのゲート・ソース間の寄生
容量Ｃ８を０．１ｐＦ、帰還側のキャパシタＣ４，Ｃ，
の容量値を１ｐＦ、ノイズの周波数ｆ７を１０ＫＨｚ、
クロック信号φ、下の周波数ｆ、をＩＭＨｚ、入力回路
の数ｎを３とすると電源電圧変動除去比ＰＳＲＲは、約
３４ｄＢとなる。しかも入力回路と数が多くなるに従い
電源電圧変動除去比は、さらに悪くなる。
量を０３とする。回路選択信号Ｓｌ＋ ８２ｒ幻を接地
し、ＳＩＴ ８２．Ｓ３にノイズの重畳されたハイレベ
ルの電圧が入力されると電源電圧変動除去比ＰＳＲＲは 但し、 ｎ；入力回路の数 Ｃｓ ： ＭＯＳ トランジスタのゲート・ソース間の
寄生容量値 Ｃ４，Ｃ１：帰還側のキャパシタの容量値ｆ１；ノイズ
の周波数 ｆｓ；クロック信号φ、７の周波数 ここで、ＭＯ３）ランジスタのゲート・ソース間の寄生
容量Ｃ８を０．１ｐＦ、帰還側のキャパシタＣ４，Ｃ，
の容量値を１ｐＦ、ノイズの周波数ｆ７を１０ＫＨｚ、
クロック信号φ、下の周波数ｆ、をＩＭＨｚ、入力回路
の数ｎを３とすると電源電圧変動除去比ＰＳＲＲは、約
３４ｄＢとなる。しかも入力回路と数が多くなるに従い
電源電圧変動除去比は、さらに悪くなる。
本発明に係るスイッチドキャパシタフィルタは、入力信
号をパルス的に導通する第１のアナログスイッチと、こ
の第１のアナログスイッチの出力を印加するキャパシタ
と、このキャパシタの他端に接続されて第１のアナログ
スイッチと同期してパルス的に導通する第２のアナログ
スイッチとを含む任意数の第１のスイッチドキャパシタ
回路ト、このＭＯＳスイッチの他端に接続された演算増
幅器と、この演算増幅器の入出力端子間に接続された第
１のスイッチドキャパシタ回路と同様に構成された任意
数の第２のスイッチドキャパシタ回路とを有し、第１お
よび第２のスイッチドキャパシタ回路の少なくとも１つ
の信号経路にＮチャネルＭＯＳトランジスタで構成され
たＭＯＳスイッチを有している。
号をパルス的に導通する第１のアナログスイッチと、こ
の第１のアナログスイッチの出力を印加するキャパシタ
と、このキャパシタの他端に接続されて第１のアナログ
スイッチと同期してパルス的に導通する第２のアナログ
スイッチとを含む任意数の第１のスイッチドキャパシタ
回路ト、このＭＯＳスイッチの他端に接続された演算増
幅器と、この演算増幅器の入出力端子間に接続された第
１のスイッチドキャパシタ回路と同様に構成された任意
数の第２のスイッチドキャパシタ回路とを有し、第１お
よび第２のスイッチドキャパシタ回路の少なくとも１つ
の信号経路にＮチャネルＭＯＳトランジスタで構成され
たＭＯＳスイッチを有している。
次に、本発明について添付の図面を参照して説明する。
第１図は、本発明の一実施例に係るスイッチドキャパシ
タフィルタを示す回路図である。本実施例が従来と異な
る点は、回路選択アナログスイッチの構成が異なること
にあり、第１図において、第３図と同一物には、同一符
号を付してその説明は省略する。
タフィルタを示す回路図である。本実施例が従来と異な
る点は、回路選択アナログスイッチの構成が異なること
にあり、第１図において、第３図と同一物には、同一符
号を付してその説明は省略する。
回路選択アナログスイッチ４は、ＮチャネルＭ○Ｓトラ
ンジスタ５８〜６０からなり、それぞれ各入力回路１，
２．３の出力と演算増幅器９の反転入力端子に接続され
、各ＭＯＳトランジスタのゲート電極には、回路選択信
号８１〜Ｓ３が入力される。
ンジスタ５８〜６０からなり、それぞれ各入力回路１，
２．３の出力と演算増幅器９の反転入力端子に接続され
、各ＭＯＳトランジスタのゲート電極には、回路選択信
号８１〜Ｓ３が入力される。
本実施例において、例えは回路選択信号Ｓ１をハイレベ
ルｓ Ｓ ２１３３を接地すると、ＮチャネルＭＯＳト
ランジスタ５８は、オン状態、ＮチャネルＭＯＳトラン
ジスタ５９．６０はオフ状態となる。この結果、入力端
子ＩＮＩに入力された信号が選択され、この信号に応じ
た出力信号が出力端子ＯＵＴに現われる。
ルｓ Ｓ ２１３３を接地すると、ＮチャネルＭＯＳト
ランジスタ５８は、オン状態、ＮチャネルＭＯＳトラン
ジスタ５９．６０はオフ状態となる。この結果、入力端
子ＩＮＩに入力された信号が選択され、この信号に応じ
た出力信号が出力端子ＯＵＴに現われる。
ここで、回路選択アナログスイッチ４の各ＭＯＳトラン
ジスタ５８，５９．６０のゲート電極に電源電圧のノイ
ズが重畳されたノ・イレベルの電圧が入力されると、こ
の時導通しているＭＯＳ）ランシスタ５８，５９． ６
０は、常に１つであるので、そのゲート・ソース間の寄
生容量を介してノイズが出力端子ＯＵＴに現われる。他
の回路選択アナログスイッチのゲートは、接地されてい
るため、ノイズは入りこまない。このときの電源電圧変
動除去比ＰＳＲＲは、 但し、 ｎ′：回路選択アナログスイッチかオン状態に
なっている数 Ｃ１；回路選択アナログスイッチのゲ ト・ソース間の寄生容量値 Ｃ４，Ｃ７：帰還側キャパシタの容量値ｆ９；ノイズの
周波数 ｆ、；クロック信号φ、■の周波数 ここて、回路選択アナログスイッチがオン状態になって
いる数ｎ′を１．その回路選択アナログスイッチ４のゲ
ート・ソース間の寄生容量Ｃ１を０．１ｐＦ、帰還側の
キャパシタＣ４，Ｃ７をＩＰＦ、ノイズの周波数ｆ７を
１０ＫＨｚ、クロック信号φ。
ジスタ５８，５９．６０のゲート電極に電源電圧のノイ
ズが重畳されたノ・イレベルの電圧が入力されると、こ
の時導通しているＭＯＳ）ランシスタ５８，５９． ６
０は、常に１つであるので、そのゲート・ソース間の寄
生容量を介してノイズが出力端子ＯＵＴに現われる。他
の回路選択アナログスイッチのゲートは、接地されてい
るため、ノイズは入りこまない。このときの電源電圧変
動除去比ＰＳＲＲは、 但し、 ｎ′：回路選択アナログスイッチかオン状態に
なっている数 Ｃ１；回路選択アナログスイッチのゲ ト・ソース間の寄生容量値 Ｃ４，Ｃ７：帰還側キャパシタの容量値ｆ９；ノイズの
周波数 ｆ、；クロック信号φ、■の周波数 ここて、回路選択アナログスイッチがオン状態になって
いる数ｎ′を１．その回路選択アナログスイッチ４のゲ
ート・ソース間の寄生容量Ｃ１を０．１ｐＦ、帰還側の
キャパシタＣ４，Ｃ７をＩＰＦ、ノイズの周波数ｆ７を
１０ＫＨｚ、クロック信号φ。
■の周波数ｆ、をＩＭＨｚとすると、電源電圧変動除去
比ＰＳＲＲは約４４ｄＢとなり、従来例に比べ電源電圧
除去比は改善される。しかも、入力回路の数には無関係
に一定である。
比ＰＳＲＲは約４４ｄＢとなり、従来例に比べ電源電圧
除去比は改善される。しかも、入力回路の数には無関係
に一定である。
第２図は、本発明の第２の実施例に係るスイッチドキャ
パシタフィルタを示す回路図である。
パシタフィルタを示す回路図である。
入力回路１の一方は、演算増幅器９の反転入力端子に接
続され、他方の入力端子ＩＮＩには、入力信号が入力さ
れる。回路選択アナログスイッチの一方は、帰還回路５
〜７の一方に接続される。
続され、他方の入力端子ＩＮＩには、入力信号が入力さ
れる。回路選択アナログスイッチの一方は、帰還回路５
〜７の一方に接続される。
回路選択アナログスイッチ４の他方は、演算増幅器９の
反転入力に接続される。帰還回路５〜７の他方は、演算
増幅器９の出力端子０’ＵＴに接続される。
反転入力に接続される。帰還回路５〜７の他方は、演算
増幅器９の出力端子０’ＵＴに接続される。
入力端子ＩＮＩに信号を入力し、回路選択アナロタスイ
ッチ４中のＭＯＳ）ランジスタロ１，６２゜６３の１つ
をオン状態、他をオフ状態にすると、選択された帰還回
路に応じた出力信号が８カ端子ＯＵＴに現われる。本実
施例においても第１の実施例と同様な効果が得られる。
ッチ４中のＭＯＳ）ランジスタロ１，６２゜６３の１つ
をオン状態、他をオフ状態にすると、選択された帰還回
路に応じた出力信号が８カ端子ＯＵＴに現われる。本実
施例においても第１の実施例と同様な効果が得られる。
又、第３の実施例として、入力回路と帰還回路を複数備
え、回路選択アナログスイッチは、入力回路と演算増幅
器の反転入力端子との間と、帰還回路と演算増幅器の反
転入力端子との間に接続される。入力回路の他方は、複
数の信号が入力される。帰還回路の他方は、出力端子Ｏ
ＵＴに接続されるスイッチドキャパシタフィルタにおい
て、入力回路に接続された回路選択アナログスイッチの
１つをオン状態、他をオフ状態にし、帰還回路に接続さ
れた回路選択アナログスイッチの１つをオン状態、他を
オフ状態にすると、それぞれ選択された入力回路と帰還
回路に応じた信号が出力端子に現われる。このスイッチ
ドキャパシタフィルタにおいても、第１．第２の実施例
と同様の効果を得ることができる。
え、回路選択アナログスイッチは、入力回路と演算増幅
器の反転入力端子との間と、帰還回路と演算増幅器の反
転入力端子との間に接続される。入力回路の他方は、複
数の信号が入力される。帰還回路の他方は、出力端子Ｏ
ＵＴに接続されるスイッチドキャパシタフィルタにおい
て、入力回路に接続された回路選択アナログスイッチの
１つをオン状態、他をオフ状態にし、帰還回路に接続さ
れた回路選択アナログスイッチの１つをオン状態、他を
オフ状態にすると、それぞれ選択された入力回路と帰還
回路に応じた信号が出力端子に現われる。このスイッチ
ドキャパシタフィルタにおいても、第１．第２の実施例
と同様の効果を得ることができる。
以上説明したように、本発明によれば、複数のスイッチ
ドキャパシタ回路の中から１つのスイッチドキャパシタ
回路を選択するアナログスイッチをＮチャネルＭＯＳト
ランジスタで構成しているため、ゲート・ソース間の寄
生容量による電源電圧変動除去比を改善することができ
、しかも、回路の数には無関係に電源変動除去比を一定
にできるという効果を有する。
ドキャパシタ回路の中から１つのスイッチドキャパシタ
回路を選択するアナログスイッチをＮチャネルＭＯＳト
ランジスタで構成しているため、ゲート・ソース間の寄
生容量による電源電圧変動除去比を改善することができ
、しかも、回路の数には無関係に電源変動除去比を一定
にできるという効果を有する。
第１図（ａ）は、本発明の一実施例に係るスイッチドキ
ャパシタフィルタを示す回路図、第１図（ｂ）は、スイ
ットドキャパシタフィルタを動作させるクロックφ、■
のタイミング図である。第２図は、本発明の他の実施例
に係るスイッチドキャパシタフィルタを示す回路図であ
る。第３図は従来のスイッチドキャパシタフィルタを示
す回路図である。 １〜３・・・・・・入力回路、４・・・・・・回路選択
アナログスイッチ、５〜７・・・・・・帰還回路、９・
・・・・・演算増幅器、１０〜６９・・・・・トランジ
スタ、Ｃ１〜Ｃ７・・・・・キャパシタ、φ、？・・・
・・・クロック信号、Ｓｌ〜Ｓ ３ ｒＳ ＋ 〜Ｓ
３ ・” ・”入力選択信号、ＩＮ１〜ＩＮ３・・・・
・入力端子、 ＯＵＴ・・・・・・出力端子。
ャパシタフィルタを示す回路図、第１図（ｂ）は、スイ
ットドキャパシタフィルタを動作させるクロックφ、■
のタイミング図である。第２図は、本発明の他の実施例
に係るスイッチドキャパシタフィルタを示す回路図であ
る。第３図は従来のスイッチドキャパシタフィルタを示
す回路図である。 １〜３・・・・・・入力回路、４・・・・・・回路選択
アナログスイッチ、５〜７・・・・・・帰還回路、９・
・・・・・演算増幅器、１０〜６９・・・・・トランジ
スタ、Ｃ１〜Ｃ７・・・・・キャパシタ、φ、？・・・
・・・クロック信号、Ｓｌ〜Ｓ ３ ｒＳ ＋ 〜Ｓ
３ ・” ・”入力選択信号、ＩＮ１〜ＩＮ３・・・・
・入力端子、 ＯＵＴ・・・・・・出力端子。
Claims (1)
- スイッチと容量とで構成された第１および第２のスイッ
チドキャパシタ回路と第１のスイッチドキャパシタ回路
の出力端が接続された演算増幅部と、該演算増幅器の入
・出力端子間に接続された第２のスイッチドキャパシタ
回路とを有し、前記第１および第２のスイッチドキャパ
シタ回路は、それぞれ任意数有し、且つそれらの少くと
も１つには信号経路中にＮチャネルＭＯＳトランジスタ
で構成されるＭＯＳスイッチが接続されていることを特
徴とするスイッチドキャパシタフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261380A JP2723664B2 (ja) | 1990-09-28 | 1990-09-28 | スイッチドキャパシタフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261380A JP2723664B2 (ja) | 1990-09-28 | 1990-09-28 | スイッチドキャパシタフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04138712A true JPH04138712A (ja) | 1992-05-13 |
| JP2723664B2 JP2723664B2 (ja) | 1998-03-09 |
Family
ID=17361046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261380A Expired - Lifetime JP2723664B2 (ja) | 1990-09-28 | 1990-09-28 | スイッチドキャパシタフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723664B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204509A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | スイッチドキャパシタ回路 |
| US6075401A (en) * | 1998-01-09 | 2000-06-13 | Mitsubishi Electric Engineering Co., Ltd. | Switching circuit and switched capacitor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785532A (ja) * | 1993-09-14 | 1995-03-31 | Sony Corp | 再生装置 |
-
1990
- 1990-09-28 JP JP2261380A patent/JP2723664B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785532A (ja) * | 1993-09-14 | 1995-03-31 | Sony Corp | 再生装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204509A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | スイッチドキャパシタ回路 |
| US6075401A (en) * | 1998-01-09 | 2000-06-13 | Mitsubishi Electric Engineering Co., Ltd. | Switching circuit and switched capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723664B2 (ja) | 1998-03-09 |
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