KR20040048988A - 연산 증폭기 및 연산 증폭기 회로 - Google Patents

연산 증폭기 및 연산 증폭기 회로 Download PDF

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KR20040048988A
KR20040048988A KR10-2004-7006055A KR20047006055A KR20040048988A KR 20040048988 A KR20040048988 A KR 20040048988A KR 20047006055 A KR20047006055 A KR 20047006055A KR 20040048988 A KR20040048988 A KR 20040048988A
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KR10-2004-7006055A
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리베르마틴
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 연산 증폭기(operational amplifier)의 입력단에 있는 제 1 트랜지스터 증폭기 스테이지(transistor amplifier stage)-제 1 트랜지스터 증폭기 스테이지는 초핑된 트랜지스터(chopped transistors)를 포함함-와, 제 1 트랜지스터 증폭기 스테이지에 대해 캐스코드된(cascoded) 제 2 트랜지스터 증폭기 스테이지-제 2 트랜지스터 증폭기 스테이지는 초핑된 제 1 트랜지스터 증폭기 스테이지와 전압 공급원 사이에서 접속됨-를 포함하는 연산 증폭기를 제공하는 것으로서, 초핑된 제 1 트랜지스터 증폭기 스테이지의 출력단에서의 이득(gain)은 gm1,2/gm3,4로 감소되는데, 여기에서 gm1,2*Rc는 제 1 입력 스테이지의 이득이고, gm3,4*Rc는 제 2 트랜지스터 증폭기 스테이지의 이득이며, Rc는 연산 증폭기의 출력단과 전압 공급원 사이에 있는 저항(resistor)의 저항값이다. 연산 증폭기 회로는 상술한 바와 같이 주 연산 증폭기(main operational amplifier) 및 그 입력단과 출력단 사이에 캐패시터를 포함하여 적분기 회로(integrator circuit) 또는 필터 회로(filter circuit)를 형성하는 피드백 루프(feedback loops)를 포함한다.

Description

연산 증폭기 및 연산 증폭기 회로{OPERATIONAL AMPLIFIER WITH CHOPPED INPUT TRANSISTOR PAIR}
보다 높은 집적 레벨에 대한 요구와 함께 원격 통신 제품, 컴퓨터 등과 같은 이동 장치에 대한 요구로 인해, 단일 장치 상에 시스템을 완성시키고자 하는 경향이 진행되고 있다. 일반적으로, 혼합형 신호 칩(mixed signal chips)은 대형 디지털 부품을 갖고 매우 적은 면적만을 사용하여 아날로그 기능을 구현한다. 그러므로, 신호 칩을 제조하는 데 있어서 선호되는 제조 기법은 CMOS이다. 현재, 순수한 디지털 CMOS 공정을 가지고 원격 통신 애플리케이션에서 요구되는 성능을 제공하는 데 있어서 문제점이 존재한다. 또한, CMOS 기법으로 GSM(global system for mobile communications) 또는 블루투쓰(Bluetooth) 등과 같은 애플리케이션을 위한 단일 칩 해결책을 획득하기 위해서도 이 기법을 개선하는 것이 바람직하다.
CMOS 기법에서의 기본적인 문제점 중의 하나는 1/f-노이즈(1/f-noise)이다. 근본적으로, 1/f-노이즈를 처리하기 위해서는, 순수한 CMOS 기법 대신에 BICMOS를 사용하거나, 초대형 트랜지스터를 사용하거나 초핑(chopping)을 적용하는 등의 3가지 방법이 존재한다. BICMOS는 CMOS보다 훨씬 비싸고 일반적으로 최신 CMOS 공정보다 이전 세대의 공정이다. 대형 트랜지스터를 이용하면 1/f-노이즈를 감소시킬 수는 있지만 회로 내에서 전류 소모가 증가되고 캐패시턴스가 높아진다는 단점이 있다. 이 해결책에 의하면 성능은 저하되고 비용은 증가될 것이다. 비용을 증가시키지 않으면서 1/f-노이즈 문제를 극복하기 위한 단 하나의 방법은 초핑인 것으로 보인다. 그러나 원격 통신 애플리케이션을 위한 회로에서, 초핑은 혼변조(cross-modulation)라는 근본적인 문제를 발생시킨다. 이 혼변조에 기인하여, 연산 증폭기 출력단에서의 출력 신호는 단독으로 증폭된 입력 신호를 구성할 수 없으며, 또한 부가적인 오류 신호(error signal)를 갖는다. 이 오류 신호는 중에서 2개의 구성 요소, 즉 초퍼 스위치(chopper switches)를 스위칭할 때 발견되는 스파이크(spikes) 및 초핑 주파수에 의해서 그 주파수가 시프팅된 입력 신호의 이미지(image)로 이루어진다. 스위칭 스파이크가 모든 입력 신호에 대해 일정하지 않고 연산 증폭기 입력에서 확인되는 입력 신호 레벨에 의존하는 경우에 이 이미지가 나타난다. 스파이크는 그 자체로서는 대부분의 경우에 중대하지는 않지만, 입력 신호의 이미지는 원격 통신 회로의 성능을 심각할 정도로 저하시킬 수 있다.
차동 증폭기(differential amplifier)의 종래의 초핑 회로(chopping circuit)에서, 증폭기 스테이지(amplifier stage)의 입력 트랜지스터의 쌍은 입력트랜지스터의 1/f-노이즈를 초핑하기 위해 fchop의 주파수로 초핑된다. 차동 증폭기에 입력되는 신호는 해당되는 회로의 위치에서, gm1,2*Rc의 이득(gain)으로 증폭되고, 이 이득은 스위칭(혼변조)에 기인한 왜곡(이 왜곡은 입력 신호에 의존함)을 생성할 수 있을 정도로 크기 때문에, 스위치에서는 입력 트랜지스터의 출력에 있어서 혼변조의 문제점이 대두된다. 그러므로, 원격 통신 애플리케이션에 적합한 회로 내에 초핑을 사용하기 위해서는, 입력 증폭기 스테이지의 출력에서 신호의 혼변조 또는 왜곡을 감소시킬 필요가 있다.
본 발명은 초핑된 입력 트랜지스터(chopped input transistor)의 쌍을 구비하는 연산 증폭기 회로(operational amplifier circuit) 및 연산 증폭기를 구비하는 연산 증폭기 회로에 관한 것이다.
도 1은 본 발명의 예로서 초핑된 입력 트랜지스터의 쌍을 구비하는 연산 증폭기 회로를 도시하는 도면,
도 2는 도 1의 연산 증폭기를 이용하는 아날로그 저역 통과 필터 회로를 도시하는 회로도,
도 3은 도 2에 도시된 필터 회로의 입력 스테이지에서 드라이버의 작용을 설명하는 회로도,
도 4는 초핑된 입력 트랜지스터의 쌍과 함께 2개의 독립 증폭기를 갖는 아날로그 저역 통과 필터 회로를 도시하는 도면,
도 5는 도 4의 필터 회로에 대한 보다 세부적인 회로도.
본 발명의 목적은 위의 문제점을 고려하여, 저노이즈 및 저전압을 위해 최적화되고, 그것에 의해 GSM, 블루투쓰 또는 HiperLAN 애플리케이션 등과 같은 원격 통신 애플리케이션에 특히 적합한, 초핑된 입력 트랜지스터를 구비하는 연산 증폭기를 제공하는 것이다.
이를 위하여, 본 발명은 연산 증폭기의 입력단에 있는 제 1 트랜지스터 증폭기 스테이지-제 1 트랜지스터 증폭기 스테이지는 초핑된 트랜지스터를 포함함-와, 제 1 트랜지스터 증폭기 스테이지에 대해 캐스코드된(cascoded) 제 2 트랜지스터 증폭기 스테이지-제 2 트랜지스터 증폭기 스테이지는 초핑된 제 1 트랜지스터 증폭기 스테이지와 전압 공급원 사이에서 접속됨-를 포함하는 연산 증폭기를 제공하며, 초핑된 제 1 트랜지스터 증폭기 스테이지의 출력단에서의 이득은 gm1,2/gm3,4로 감소되는데, 여기에서 gm1,2*Rc는 완성된 입력 스테이지의 이득이고, gm3,4*Rc는 제 2 트랜지스터 증폭기 스테이지의 이득이며, Rc는 연산 증폭기의 출력단과 전압 공급원 사이에 있는 저항(resistor)의 저항값이다.
캐스코드된 증폭기 스테이지에서, 캐스코드된 증폭기 스테이지의 트랜지스터는 1/f-노이즈에 크게 기여하지 않는데 이는 유용한 신호의 신호 레벨이 회로의 해당 위치에서 노이즈 레벨보다 상당히 높고, 또한 캐스케이드 스테이지의 1/f 노이즈에 대한 신호 전달 함수가 입력 트랜지스터의 높은 출력 임피던스 때문에 제한되기 때문이다. 그러므로, 남아있는 1/f-노이즈는 오직 입력 증폭 스테이지에 있는 트랜지스터에 기인한 것이고, 이 입력 증폭 스테이지에서는 혼변조가 더 이상 중요한 문제가 되지 않는데, 이는 입력 증폭 스테이지의 출력 신호의 이득이 gm1,2/gm3,4로 감소되기 때문에 입력 증폭 스테이지의 신호 레벨 및 출력이 더 이상 실질적으로 혼변조를 발생시킬 정도로 충분히 높지 않다는 것을 의미한다. 그러므로, 초핑 기법에서는 입력 신호의 스위칭에 기인한 신호의 혼변조 또는 왜곡이 급격하게 감소된다.
본 발명의 바람직한 실시예에 따르면, 제 1 트랜지스터 증폭기 스테이지는 제 1 및 제 2 스위치에 접속된 제 1 및 제 2 트랜지스터를 포함하고, 제 2 트랜지스터 증폭기 스테이지는 제 3 및 제 4 스위치를 통해서 제 1 증폭기 스테이지에 접속되고, 스위치는 초핑 주파수(fchop)를 수신하여 제 1 및 제 2 트랜지스터의 입력/출력을 초핑한다. 이 연산 증폭기 회로에서, 제 2 트랜지스터 증폭기 스테이지는제 1 증폭기 스테이지의 출력단에 있는 스위치에 직접적으로 접속되어 있는데, 이는 초핑된 제 1 증폭기 스테이지의 출력 스위치에서 혼변조를 감소시키면서 본 발명을 포함하는 간단하고 가장 효과적인 방법이다.
본 발명의 다른 바람직한 실시예에 따르면, 제 2 트랜지스터 증폭기 스테이지는 제 3 및 제 4 트랜지스터를 포함하고, 제 2 증폭기 스테이지의 제 3 및 제 4 트랜지스터는 저항을 통해서 전압 공급원에 접속되어 있다. 높은 공통 모드 억제(common mode suppression)에 있어서, 제 1 증폭기 스테이지에서 제 1 및 제 2 트랜지스터의 소스 단자(source terminals)는 입력 트랜지스터 소스와 접지(ground) 사이에서 전압(UCS)을 설정하는 전류원을 경유하여 접속되는 것이 바람직하다. 제 1 및 제 2 증폭기 스테이지 전체에서의 총 증폭량은 제 1 증폭기 스테이지의 출력에서 혼변조가 감소되게 하는 반면, 제 1 및 제 2 증폭기 스테이지의 복합 효과에 의해서 원하는 총 증폭량을 달성하도록 균형을 이룰 수 있다.
본 발명의 다른 바람직한 실시예에 따르면, 제 2 증폭기 스테이지에서 제 3 및 제 4 트랜지스터의 게이트 단자(gate terminals)는 바이어스 전압원(bias voltage source)(Ubias)을 경유하여 접지에 접속되는데, 이는 제 2 증폭기 스테이지의 트랜지스터의 작동을 제어하는 효과적인 방법이다.
본 발명의 다른 바람직한 실시예에 따르면, 제 2 트랜지스터 증폭기 스테이지는 전류원으로서 작용하는 전압 공급원에 접속된 추가적인 트랜지스터를 포함한다. 이는 입력 증폭기 스테이지를 위한 대안적인 회로 장치로서, 여기에서는 제 1증폭기 스테이지의 트랜지스터의 소스는 접지에 접속되어 있다. 공통 모드 출력 전압 조정기(common mode output voltage regulator)를 이용함으로써 공통 모드 억제가 달성된다. 그러므로, 이 트랜지스터의 소스 단자 및 백게이트 단자(backgate terminals)는 동일한 전위 레벨(potential level)로 유지되어 입력 증폭기 스테이지 내에서 트랜지스터의 작동을 가속화한다.
본 발명의 다른 바람직한 실시예에 따르면, 캐스코드 트랜지스터의 게이트 단자는 바이어스 전압원(Ubias)을 경유하여 접지에 접속된다. 이는 다시, 2개의 증폭기 스테이지의 이득을 적절하게 설계할 수 있는 자유도를 제공하는 데 기여한다.
상술한 목적을 위해서, 본 발명은 주 연산 증폭기(main operational amplifier)를 포함하는 연산 증폭기 회로를 제공하는데, 이 주 연산 증폭기는 그 입력단 및 출력단 사이에 캐패시터를 포함하여 적분기 회로(integrator circuit) 또는 필터 회로(filter circuit)를 형성하는 피드백 루프(feedback loops)를 포함한다. 연산 증폭기 회로에서는 상술된 임의의 연산 증폭기를 주 연산 증폭기로서 사용하고 또한 적절한 피드백 루프에 접속시켜서 적분기 또는 필터를 형성한다. 이 예에서는 본 발명의 연산 증폭기가 적분기, 필터, 시그마 델타 컨버터(sigma delta converters), 조정기 등과 같은 여러 회로 내에서 사용될 수 있다는 것을 나타낸다.
상술한 목적을 위해서, 본 발명은 그 입력단 및 출력단 사이에 캐패시터를 포함하는 피드백 루프 내에서 작동되어 적분기 또는 필터 회로를 형성하는 2개의대칭형 증폭기를 포함하는 연산 증폭기 회로를 제공한다.
본 발명의 바람직한 실시예에 따르면, 전압 제어 수단(voltage control means)은 주 연산 증폭기에 접속되어, 주 연산 증폭기의 출력 공통 모드 전압과 입력 공통 모드 전압 사이에 전압차를 제공함으로써 비선형 캐패시터를 바이어스 범위 내에서 작동시키기에 충분한 DC 바이어스 전압(DC biasing voltage)을 비선형 캐패시터의 양단에 인가하는데, 여기에서 비선형 캐패시터의 용량은 바이어스 전압에 더하여 신호 전압을 포함하는 인가된 전압에 거의 무관하다. 본 발명의 이러한 실시예에서, 원격 통신 애플리케이션에서 사용되는 방식으로 본 발명의 회로를 개선하는 데 기여하는 반도체 캐패시턴스(예를 들면, 게이트 산화물 캐패시터(gateoxide capacitors))를 사용하면, 전체적인 회로의 선형성(linearity)을 개선시킨다. 또한, 이러한 회로는 순수한 MOS, 특히 CMOS 공정 기법에 있어서 비용 면에서 효율적인 회로의 생산을 위한 기초가 된다.
본 발명의 다른 바람직한 실시예에 따르면, 전압 제어 수단은 주 연산 증폭기의 공통 모드 출력 전압을 사전 설정된 출력 공통 모드 전압으로 조정하는 전압 조정기(voltage regulator)를 포함한다. 바람직하게는, 전압 조정기는 조정기 연산 증폭기를 포함하는데, 이 조정기 연산 증폭기의 하나의 입력단은 상기 공통 모드 출력 전압(CMout)에 의해서 공급되고, 조정기 연산 증폭기의 다른 입력단은 제 1 저항을 경유하여 주 연산 증폭기의 하나의 출력단에 접속되고, 제 2 저항을 경유하여 주 연산 증폭기의 다른 출력단에 접속되며, 조정기 연산 증폭기의 하나의 출력단은 제 3 저항을 경유하여 주 연산 증폭기의 입력단 중의 하나에 접속되고, 제 4 저항을 경유하여 주 연산 증폭기의 다른 하나의 입력단에 접속된다. 이러한 전압 조정기는 입력 공통 모드 전압을 제어하는 수단에 조합되어, 요구되는 선형성을 획득할 수 있게 한다.
본 발명의 다른 바람직한 실시예에 따르면, 전압 제어 수단은 일정한 DC 공통 모드 전압을 연산 증폭기 회로의 입력단에 공급하기에 적합한 입력 스테이지를 포함한다. 이는 연산 증폭기 회로의 입력단에서 적절한 공통 모드 전압을 보장할 수 있는 가능성이 있는 방법 중의 하나이다.
본 발명의 다른 바람직한 실시예에 따르면, 입력 스테이지는 연산 증폭기 회로의 입력단에 접속되는 전압원(UCM,DC)과 유사하게 작용하는데, 이는 연산 증폭기 회로의 입력단에 일정한 DC 공통 모드 전압을 제공하기 위한 간단하면서도 효과적인 방법이다.
본 발명의 다른 바람직한 실시예에 따르면, 입력 스테이지는 연산 증폭기 회로의 입력 스테이지에 내부 전압(VT)을 설정하는 수단을 포함한다. 내부 전압(VT)(T=threshold)을 설정함으로써, 공통 모드 전압을 제공하는 별도의 입력 스테이지 마련하는 것을 회피할 수 있다.
본 발명의 다른 바람직한 실시예에 따르면, 입력 스테이지에서 입력 트랜지스터의 소스는 접지에 접속되어 있는데, 이는 트랜지스터의 작동을 상당히 가속시킨다. 입력 스테이지 트랜지스터의 소스 및 백게이트(또는 벌크(bulk))는 동일한레벨(접지)이거나, 다시 말해 백게이트에 제어 전압이 인가되지 않기 때문에, 트랜지스터의 증폭 계수는 최대가 된다. 소스-벌크-전압이 0V이상이면, 이득은 감소될 것이다. 그러므로, 동일한 이득을 획득하기 위해서, 트랜지스터는 더 큰 면적을 점유하고 더 많은 전류를 소모하도록 재설계되어야 할 것이다. 그러므로, 트랜지스터의 소스 및 벌크가 동일한 레벨인 본 발명의 회로는 저전압/저전력인 실시예에 있어서 중요한 전류 소모의 감소와, 칩 상에서 더 작은 면적의 점유와, 더 빠른 속도를 가지고 회로의 새로운 애플리케이션을 가능하게 한다는 이점을 갖는다.
본 발명의 다른 바람직한 실시예에 따르면, 이러한 연산 증폭기 회로를 이용하는 회로는 순수한 디지털 CMOS 공정으로 이루어진다. 이러한 증폭기를 사용하여 형성된 상술한 연산 증폭기 및 회로는, 상술된 애플리케이션에 있어서, 현재로서는 반도체 장치를 제조하는 가장 일반적인 공정인 CMOS 공정을 사용하는 것에 의해서 임의의 단일 칩 상에 디지털 및 아날로그 기능을 포함하는 장치를 제조하는 데 있어서 양호한 기반이 된다.
다음으로, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1에 따르면, 연산 증폭기(2)의 입력 스테이지는 2개의 입력단으로서 IP(정(positive)의 입력 신호) 및 IN(부(negative)의 입력 신호)와, 2개의 출력단으로서 ON(부의 출력 신호) 및 OP(정의 출력 신호)를 포함한다. 입력단(IP, IN)은 스위치(S1, S2)를 통해서 제 1 증폭기 스테이지의 2개의 트랜지스터(T1, T2)에 접속된다. 2개의 트랜지스터(T1, T2)는 스위치(S3, S4)를 통해서 제 2 증폭기 스테이지의 2개의 다른 트랜지스터(T3, T4)에 접속된다. 스위치(S1 내지 S4)는 초핑 주파수(fchop)를 수신하여 트랜지스터(T1, T2)의 입력/출력을 초핑한다. 제 2 증폭기 스테이지의 2개의 트랜지스터(T3, T4)는 저항(4, 6)을 통해서 공급 전압(VDD)을 제공하는 전압원에 접속된다. 트랜지스터(T3, T4)의 출력단(드레인 단자(drain terminal))은 제각기 연산 증폭기(2)의 부의 출력단(ON) 및 정의 출력단(OP)이다. 트랜지스터(T1, T2)의 소스 단자는 전류원(UCS)을 경유하여 접지에 접속되고, 트랜지스터(T3, T4)의 게이트 단자는 바이어스 전압원(Ubias)을 경유하여 접지에 접속된다. 전류원(UCS)은 한정된 출력 임피던스(output impedance)(Rout)를 갖는다.
상술한 회로 장치에서, 초핑된 제 1 트랜지스터 증폭기 스테이지의 출력에서의 이득은 gm1,2/gm3,4로 감소되는데, 여기에서 gml,2*Rc는 차동 증폭기 입력 스테이지의 전체 이득이고, gm3,4*Rc는 제 2 트랜지스터 증폭기 스테이지의 이득이고, Rc는 연산 증폭기의 출력단과 전압 공급원 사이에 있는 저항의 저항값이다.
도 2는 도 1의 연산 증폭기(2)(OP1)를 사용하는 아날로그 저역 통과 필터 회로에 대한 회로도이다. 제한된 공통 모드 억제를 갖는 연산 증폭기(2)는 2개의 피드백 루프(1a, 1b)에 접속되는데, 피드백 루프(1b)는 피드백 저항(R1f) 및 캐패시터(C1f)를 포함하고, 피드백 루프(1a)는 피드백 저항(R2f) 및 피드백 캐패시터(C2f)를 포함한다. 피드백 저항(R1f) 및 캐패시터(C1f), 또한 피드백 저항(R2f) 및 피드백 캐패시터(C2f)는 제각기 병렬로 접속된다. 피드백 캐패시터(C1f, C2f)는 게이트 산화물 캐패시터이다.
전압 제어 수단은 연산 증폭기(2)에 접속되어 주 연산 증폭기(2)의 출력 공통 모드 전압 및 입력 공통 모드 전압 사이에 전압차를 부여함으로써, 바이어스 범위 내에 있는 비선형 게이트 산화물 캐패시터(C1f, C2f)를 구동할 수 있을 정도로 충분한 DC 바이어스 전압을 비선형 게이트 산화물 캐패시터(C1f, C2f)의 양단에 인가하는데, 게이트 산화물 캐패시터(C1f, C2f)의 캐패시턴스는 바이어스 전압에 더하여 신호 전압(도 3 참조)을 포함하는 인가된 전압에 대해 거의 무관하다. 전압 제어 수단은 주 연산 입력 증폭기(2)의 입력/출력에 일정한 DC 공통 모드 전압을 공급하기에 적합하다 .
도 2의 저역 통과 필터 회로(low pass filter circuit)에서는, 주 연산 증폭기(2) 주위에 전압 제어 수단을 마련하여 게이트 산화물 캐패시터(C1f, C2f)의 양단에 고정된 DC 바이어스 전압이 공급되게 한다. 이 장치는 선형 동작이 되게 하고, 또한, 게이트 산화물 캐패시터(C1f, C2f)가 주어진 면적에서 가능한 최대의 캐패시턴스를 갖게 한다.
주 연산 증폭기(2)의 입력 및 출력에서 공통 모드 전압이 상이하면, 저항(R1f, R2f및 R1IN, R2IN)을 통과하는 DC 전류가 일정하게 된다. 도 1의 저역 통과 필터 회로를 위해 제공되는 출력 전압의 감소를 방지하는 방식으로 일정한 DC 바이어스 전압(UC)을 생성할 수 있다.
도 2의 전압 제어 수단은 주 연산 증폭기(2)의 공통 모드 출력 전압을 조정하는 전압 조정기(10)를 포함한다. 전압 조정기는 조정기 연산 증폭기(12)를 포함하는데, 조정기 연산 증폭기(12)의 하나의 입력단은 공통 모드 출력 전압(CMOUT)에 의해서 공급되고, 조정기 연산 증폭기(12)의 다른 입력단은 제 1 저항(R3)을 경유하여 주 연산 증폭기(2)의 하나의 출력단(OP)에 접속되고, 제 2 저항(R4)을 경유하여 주 연산 증폭기(2)의 다른 출력단(ON)에 접속된다. 조정기 연산증폭기(12)(OP2)의 출력단은 제 3 저항(R5)을 경유하여 주 연산 증폭기(2)의 입력단(IN) 중의 하나에 접속되고, 제 4 저항(R6)을 경유하여 주 연산 증폭기(2)의 다른 하나의 입력단(IP)에 접속된다. 제 1 및 제 2 저항(R3, R4)은 동일한 저항값을 갖고, 제 3 및 제 4 저항(R5, R6)은 동일한 저항값을 갖는다.
공통 모드 출력 전압(CMOUT)은 조정기 연산 증폭기(12)의 반전 입력단(inverting input)에서 설정된다. 조정기 연산 증폭기(12)의 비반전 입력단(non-inverting input)은 2개의 저항(R3, R4) 사이의 위치(14)에서 주 연산 증폭기(2)의 측정된 공통 모드 출력 전압에 접속된다. 주 연산 증폭기(2)의 측정된 공통 모드 출력 전압이 CMOUT과 다르면, 조정기 연산 증폭기(12)는 그 출력단에서, 저항(R5, R6)을 경유하여 주 연산 증폭기(2)의 입력단에 공급되고, 주 연산 증폭기(2)의 공통 모드 출력 전압을 CMOUT(회로 루프(1C))으로 조절하는 전압을 생성한다. 주 연산 증폭기(2)의 공통 모드 입력 전압은 R1IN, R2IN; R1f, R2f로 이루어지는 저항 네트워크 및 저항(R5, R6)으로 설정된다. 저항(R5, R6)은 도 2에서의 저역 통과 필터 회로의 미분 신호 전달 함수를 결정하지 않는다.
또한 도 2의 전압 제어 수단은 도 3에 도시된 바와 같은 입력 스테이지 드라이버인 것으로 추정되는데, 이 입력 스테이지 드라이버는 사전 설정된 DC 공통 모드 전압을 저역 통과 필터 회로의 입력단에 공급하는데 적합하다. 입력 스테이지 드라이버 회로(16)는 도 1 또는 도 2의 필터 회로의 입력(IN, IP)에 제각기 접속된 CM, DC 전압원(18)을 포함한다. 전압원(20, 22)에 의해 표시된 바와 같이, CM, DC전압원(18) 및 입력(IN, IP) 사이에 있는 입력 스테이지(16)에 입력 신호를 공급한다. 입력 스테이지(16)는 입력 공통 전압을 공급 전압에 가까운 레벨로 조정한다.
도 4는 본 발명의 다른 실시예의 아날로그 저역 통과 필터 회로를 도시한다. 도 4의 주 연산 증폭기(32)는 초핑된 입력 트랜지스터의 쌍을 구비하는 한 쌍의 독립형이고 대칭형인 증폭기(32A, 32B)로 이루어진다. 도 4의 실시예는 또한 주 연산 증폭기(32) 주위에 전압 제어 수단을 제공하여, 캐패시터(C31f, C32f)가 비선형 게이트 산화물 캐패시터라는 사실에도 불구하고 필터 회로의 선형성을 제공하는 개념에 대해 나타낸다.
전압 제어 수단은 연산 증폭기의 공통 모드 출력 전압을 사전 설정된 출력 공통 모드 전압으로 조정하는 전압 조정기를 포함한다. 전압 조정기는 조정기 연산 증폭기(42)를 포함하는데, 조정기 연산 증폭기(42)의 하나의 입력은 상기 공통 모드 출력 전압(CMOUT)에 의해 공급되고, 조정기 연산 증폭기(42)의 다른 입력은 제 1 저항(R33)을 경유하여 연산 증폭기의 쌍(32A, 32B)의 하나의 출력에 접속되고, 제 2 저항(R34)을 경유하여 연산 증폭기의 쌍(32A, 32B)의 다른 출력에 접속된다. 조정기 연산 증폭기(42)의 출력단은 제 3 저항(R35)을 경유하여 연산 증폭기(32A)의 입력단에 접속되고, 제 4 저항(R36)을 경유하여 다른 연산 증폭기(32B)의 입력에 접속된다.
도 5는 도 4의 대칭형 연산 증폭기(32A, 32B)의 보다 세부적인 회로도를 도시한다. 도 5의 필터 회로는 트랜지스터(50)에 연결된 초퍼 스위치(S11, S13) 및트랜지스터(52)에 연결된 초퍼 스위치(S12, S14)를 구비하는 2개의 초핑된 입력 트랜지스터(50, 52)를 포함한다. 초퍼 스위치(S11, S12, S13, S14)는 잘 알려진 초퍼 시스템 방식으로 트랜지스터(50, 52)에 접속된다. 트랜지스터(50)의 소스는 접지에 접속되고 트랜지스터(50)의 드레인은 0에 컨택트(zero-contact)된 초퍼 스위치(S13)를 경유하여, 증폭기 트랜지스터(54) 및 전류원(56)에 접속되어 전압을 공급한다. 트랜지스터(52)의 소스는 접지에 접속되고 트랜지스터(52)의 드레인은 0에 컨택트된 초퍼 스위치(S14)를 경유하여, 증폭기 트랜지스터(58) 및 전류원(60)에 접속되어 전압을 공급한다.
전압(VT)은 조정기 연산 증폭기(42)의 피드백과 증폭기(32A, 32B)의 높은 증폭에 기인하여 형성될 수 있다. 이 전압(VT)의 양은 트랜지스터(50, 52)를 재설계하거나 전류원(56, 60)을 충전하는 것에 의해서 약하게 충전될 수 있다.
트랜지스터(54)와 전류원(56) 사이의 노드(node)(62)는 증폭기(64)를 통하여 증폭기(32A)의 출력 스테이지(66)에 접속되는데, 이 출력 스테이지(66)는 2개의 트랜지스터(68, 70)로 구성된다. 출력 스테이지(66)는 또한 접지와 공급 전압 사이에서 접속된다.
트랜지스터(58)와 전류원(60) 사이의 노드(82)는 증폭기(84)를 통하여 연산 증폭기(32B)의 출력 스테이지(86)에 접속되는데, 이 출력 스테이지는 2개의 트랜지스터(88, 90)로 구성된다. 출력 스테이지(86)는 또한 접지와 공급 전압 사이에서 접속된다.
입력 공통 전압을 사전 설정된 레벨로 조절하는 특징을 구체화하기 위해서, 트랜지스터(50, 52)의 소스를 접지시키고, 필터 회로의 입력 스테이지에 내부 전압(VT)을 설정한다. 이 회로 장치를 이용함으로써, 조정기 연산 증폭기(42)의 상기 입력 전압(VT) 및 조정 기능은 회로 장치의 저비용 구현 및 특정 애플리케이션에서 요구되는 양호한 선형성을 제공한다.
CMOS 기법으로 도 4 및 도 5의 연산 증폭기 회로를 구현할 수 있다. 이 회로는 미분 입력 및 출력으로 제 1차 저역 통과 구성에서 구동되고, 예를 들면 GSM 수신기용 다중 위상 채널 선택 필터에서 구동되는 저역 통과 필터로서 적합하다. 이 채널 선택 필터는 먼저 허용될 수 없는 혼변조를 생성시키지 않으면서, 노이즈, 선형성 및 전류 소모와 관련하여 요구되는 성능을 처음으로 달성할 수 있게 한다. 이 유용한 연산 증폭기 회로는 본 발명의 초핑 기법에 기초하고 있는데, 본 발명의 초핑 기법을 사용하지 않으면 이러한 양호한 특성을 갖는 CMOS 다중 위상 필터 회로를 설계할 수 없다.
위의 설명으로부터, 본 발명에 따라 형성된 연산 증폭기 회로는 적분기 회로 또는 제 1차, 제 2차 또는 제 3차 활성 필터 등과 같은 필터 회로로서 사용될 수 있다는 것이 명백할 것이다. 적분기 회로는 비선형 캐패시터를 사용하는 것이 바람직한 시그마 델타 컨버터, 조정기, 아날로그 필터 뱅크(analog filter banks) 등과 같이 더 복잡한 회로 내에서 사용될 수 있다.

Claims (9)

  1. 연산 증폭기(operational amplifier)로서,
    상기 연산 증폭기의 입력단에 있는 제 1 트랜지스터 증폭기 스테이지(transistor amplifier stage)-상기 제 1 트랜지스터 증폭기 스테이지는 초핑된 트랜지스터(chopped transistors)를 포함함-와,
    상기 제 1 트랜지스터 증폭기 스테이지에 대해 캐스코드된(cascoded) 제 2 트랜지스터 증폭기 스테이지-상기 제 2 트랜지스터 증폭기 스테이지는 초핑된 제 1 트랜지스터 증폭기 스테이지와 전압 공급원(supply voltage source) 사이에서 접속됨-
    를 포함하되,
    상기 초핑된 제 1 트랜지스터 증폭기 스테이지의 출력단에서의 이득(gain)은 gm1,2/gm3,4로 감소되는데, 여기에서 gm1,2*Rc는 완성된 입력 스테이지의 이득이고, gm3,4*Rc는 상기 제 2 트랜지스터 증폭기 스테이지의 이득이며, Rc는 상기 연산 증폭기의 출력단과 상기 전압 공급원 사이에 있는 저항(resistor)의 저항값인
    연산 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터 증폭기 스테이지는 제 1 및 제 2 스위치(S1, S2; S11, S12)에 접속되는 제 1 및 제 2 트랜지스터(T1, T2; 50, 51)를 포함하고,
    상기 제 2 트랜지스터 증폭기 스테이지는 제 3 및 제 4 스위치(S3, S4; S13, S14)를 통해 상기 제 1 증폭기 스테이지에 접속되며,
    상기 스위치(S1 내지 S4; S11 내지 S14)는 초핑 주파수(chopping frequency)(fchop)를 수신하여 상기 제 1 및 제 2 트랜지스터 (T1, T2; 50, 51)의 상기 입력/출력을 초핑하는 연산 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 증폭기 스테이지에서 상기 트랜지스터의 상기 소스 단자(source terminal)는 접지에 접속되고,
    상기 제 2 트랜지스터 증폭기 스테이지는 전류원(56)을 통해 전압 공급원에 접속되는 추가적인 트랜지스터(54)를 포함하는 연산 증폭기.
  4. 청구항 1에 기재된 주 연산 증폭기(main operating amplifier)를 포함하는 연산 증폭기 회로로서,
    상기 주 연산 증폭기는 그 입력단 및 출력단 사이에 캐패시터(capacitor)를포함하여 적분기 회로(integrator circuit) 또는 필터 회로(filter circuit)를 형성하는 피드백 루프(feedback loops)를 포함하는 연산 증폭기 회로.
  5. 청구항 3에 기재된 2개의 대칭적인 연산 증폭기를 포함하는 연산 증폭기 회로로서,
    상기 주 연산 증폭기는 그 입력단 및 출력단 사이에 캐패시터를 포함하여 적분기 회로 또는 필터 회로를 형성하는 피드백 루프를 포함하는 연산 증폭기 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    전압 제어 수단(voltage control means)은 상기 주 연산 증폭기에 접속되어, 상기 주 연산 증폭기의 출력 공통 모드 전압과 입력 공통 모드 전압 사이에 전압차를 제공함으로써 비선형 캐패시터(non-linear capacitor)를 바이어스 범위 내에서 작동시키기에 충분한 DC 바이어스 전압(DC biasing voltage)을 상기 비선형 캐패시터의 양단에 인가하되,
    상기 비선형 캐패시터의 용량은 상기 바이어스 전압에 더하여 신호 전압(signal voltage)을 포함하는 인가된 전압에 거의 무관한 연산 증폭기 회로.
  7. 제 6 항에 있어서,
    상기 전압 제어 수단은 상기 주 연산 증폭기의 상기 공통 모드 출력 전압을 사전 설정된 출력 공통 모드 전압으로 조정하는 전압 조정기(voltage regulator)를 포함하는 연산 증폭기 회로.
  8. 제 7 항에 있어서,
    상기 전압 제어 수단은 상기 연산 증폭기 회로의 상기 입력단에 일정한 DC 공통 모드 전압을 공급하는 데 적합한 입력 스테이지를 포함하는 연산 증폭기 회로.
  9. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 입력 스테이지에서 상기 입력 트랜지스터의 상기 소스는 접지에 접속되는 연산 증폭기 회로.
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