JP2003124751A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】カレントミラー回路の出力に現れる高周波成分
を、少ない部品点数と高い減衰率で除去し、回路の小型
化と特性の安定化を図る。 【解決手段】ドレインとゲートが接続された第１のトラ
ンジスタ１１と、第１のトランジスタと同じ型であって
チャネル幅およびチャネル長が比例関係に設定された第
２のトランジスタ１２と、第１のトランジスタのゲート
と第２のトランジスタのゲートとの間に直列に接続され
た抵抗１３と、第２のトランジスタのゲートとドレイン
との間に接続されたコンデンサ１４とからカレントミラ
ー回路を構成することで、抵抗１３およびコンデンサ１
４および第２のトランジスタ１２の相互コンダクタンス
ｇｍの等価抵抗１／ｇｍによる１次ラグリード型ローパ
スフィルタを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カレントミラー回
路を構成する半導体集積回路に係り、特に、カレントミ
ラー回路にローパスフィルタの機能を付加した半導体集
積回路に関する。

【０００２】

【従来の技術】カレントミラー回路は、ドレインとゲー
トが接続された第１のトランジスタと、その第１のトラ
ンジスタとゲート同士を接続した第２のトランジスタか
ら構成され、第１のトランジスタに流れる電流と比例関
係にある電流を電位が独立した負荷に流す機能を持ち、
アナログＩＣ等において定電流源として広く使用されて
いる。

【０００３】図７に従来のカレントミラー回路の回路図
を示す。図７において、７１は第１のトランジスタ、７
２は第１のトランジスタと同じ型の第２のトランジス
タ、７３は電流源である。カレントミラー回路において
は、第１のトランジスタ７１と第２のトランジスタ７２
は同じ型のトランジスタで構成されるため、閾値電圧は
等しく、またソース同士とゲート同士が各々接続されて
いるため、ゲートソース間電圧も等しい。

【０００４】ここで、トランジスタの定数をＫ、チャネ
ル幅をＷ、チャネル長をＬ、ゲートソース間電圧をＶｇ
ｓ、閾値をＶｔとすると、第１のトランジスタのドレイ
ン電流Ｉ１は、＊、／、＊＊を、それぞれ乗算記号、除
算記号、べき乗記号として、Ｉ１＝Ｋ＊（Ｗ／Ｌ）＊
（Ｖｇｓ−Ｖｔ）＊＊２で示される。

【０００５】また、第１のトランジスタと第２のトラン
ジスタの特性がすべて等しいとすると、第２のトランジ
スタのドレイン電流Ｉ２は、上式により第１のトランジ
スタのドレイン電流Ｉ１に等しくなる。

【０００６】さらに、第１のトランジスタのチャネル幅
およびチャネル長と、第２のトランジスタのチャネル幅
およびチャネル長との間に一定の比ａの比例関係を持た
せると、Ｉ２はＩ１に比例し、電流源７３の電流値と同
じ符号で前述の比例関係を持つ電流（Ｉ２＝ａ＊Ｉ１）
を出力することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
カレントミラー回路の問題として、電流源に高周波ノイ
ズ等が含まれる場合、出力にはその高周波ノイズも比例
倍されて出力されてしまうため、比例倍された高周波ノ
イズが回路特性を劣化させたり、帰還回路を発振させた
りする等の不具合を誘発してしまうことがあった。

【０００８】本発明は、カレントミラー回路自信にロー
パスフィルタ機能を付加して不必要な高周波を除去する
ことで前記従来技術の課題を解決し、安定な特性を実現
する半導体集積回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１に係る半導体集積回路は、ドレイ
ンとゲートが接続された第１のトランジスタ（第１のト
ランジスタ１１）と、前記第１のトランジスタと同じ型
であってチャネル幅およびチャネル長が比例関係に設定
された第２のトランジスタ（第２のトランジスタ１２）
と、前記第１のトランジスタのゲートと前記第２のトラ
ンジスタのゲートとの間に直列に接続された第１の抵抗
（第１の抵抗１３）と、前記第２のトランジスタのゲー
トとドレインとの間に接続された第１のコンデンサ（第
１のコンデンサ１４）と、から構成されるものである。

【００１０】請求項１記載の半導体集積回路によれば、
カレントミラー回路に抵抗とコンデンサとトランジスタ
からなる１次ラグリード型ローパスフィルタを構成する
ことで、不要な高周波成分を除去し、また、抵抗とコン
デンサのみで構成した場合よりも低いカットオフ周波数
が得られるフィルタ機能を実現することができる。

【００１１】本発明の請求項２に係る半導体集積回路
は、請求項１記載の半導体集積回路に加え、前記第１お
よび第２のトランジスタとは異なる型であってドレイン
およびゲートが前記第２のトランジスタのドレインと接
続された第３のトランジスタ（第３のトランジスタ２２
ａ）と、前記第３のトランジスタと同じ型であってチャ
ネル幅およびチャネル長が比例関係に設定された第４の
トランジスタ（第４のトランジスタ２２ｂ）と、前記第
３のトランジスタのゲートと前記第４のトランジスタの
ゲートとの間に直列に接続された第２の抵抗（第２の抵
抗２２ｃ）と、前記第４のトランジスタのゲートとドレ
インとの間に接続された第２のコンデンサ（第２のコン
デンサ２２ｄ）と、から構成されるものである。

【００１２】請求項２記載の半導体集積回路によれば、
直列に接続するだけで簡単にフィルタの次数を上げるこ
とが可能なローパスフィルタを実現することができる。

【００１３】本発明の請求項３に係る半導体集積回路
は、請求項１記載の半導体集積回路に加え、前記第２の
トランジスタのドレインに接続された電流源（電流源３
３ｂ）と、前記第１および第２のトランジスタと同じ型
であってドレインおよびゲートが前記第２のトランジス
タのドレインと接続された第３のトランジスタ（第３の
トランジスタ３２ａ）と、前記第３のトランジスタと同
じ型であってチャネル幅およびチャネル長が比例関係に
設定された第４のトランジスタ（第４のトランジスタ３
２ｂ）と、前記第３のトランジスタのゲートと前記第４
のトランジスタのゲートとの間に直列に接続された第２
の抵抗（第２の抵抗３２ｃ）と、前記第４のトランジス
タのゲートとドレインとの間に接続された第２のコンデ
ンサ（第２のコンデンサ３２ｄ）と、から構成されるも
のである。

【００１４】請求項３記載の半導体集積回路によれば、
低いカットオフ周波数や高い次数、位相反転といった特
性を簡単な構成で実現できる。

【００１５】本発明の請求項４に係る半導体集積回路
は、請求項１記載の半導体集積回路を構成する前記第１
のトランジスタのドレインおよびゲートに電流加算型Ｄ
／Ａ変換器の電流出力が接続されるものである。

【００１６】請求項４記載の半導体集積回路によれば、
同一抵抗値、同一容量値を通常の１次ローパスフィルタ
として構成した場合よりも低いカットオフ周波数のポス
トフィルタを備えた電流加算型Ｄ／Ａ変換器を簡単に構
成することができる。

【００１７】本発明の請求項５に係る半導体集積回路
は、請求項１記載の半導体集積回路を構成する前記第２
のトランジスタのドレインが演算増幅器の負極性の入力
端子に接続され、前記演算増幅器の負極性の入力端子と
出力端子との間に第３の抵抗が接続され、前記演算増幅
器の正極性の入力端子に定電位が入力されるものであ
る。

【００１８】請求項５記載の半導体集積回路によれば、
本発明に係るカレントミラー回路を抵抗や演算増幅器と
組み合わせて、低インピーダンスでかつ任意電位を与え
る電圧出力を実現することができる。

【００１９】本発明の請求項６に係る半導体集積回路
は、請求項１記載の半導体集積回路を構成する前記第１
のトランジスタのドレインおよびゲートに電流加算型Ｄ
／Ａ変換器の電流出力が接続され、前記第２のトランジ
スタのドレインが演算増幅器の負極性の入力端子に接続
され、前記演算増幅器の負極性の入力端子と出力端子と
の間に第３の抵抗が接続され、前記演算増幅器の正極性
の入力端子に定電位が入力されるものである。

【００２０】請求項６記載の半導体集積回路によれば、
高周波成分が除去された電流加算型Ｄ／Ａ変換器の任意
倍の出力信号を、任意の電位を基準に低インピーダンス
で出力可能な半導体集積回路を簡単に実現することがで
きる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２２】（実施の形態１）図１は本発明の実施の形
態１に係る半導体集積回路の構成を示す回路図である。
図１において、１１は第１のトランジスタ、１２は第１
のトランジスタと同じ型の第２のトランジスタ、１３は
第１の抵抗、１４は第１のコンデンサ、１５は電流源で
ある。

【００２３】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。第１のトランジスタ
１１と第２のトランジスタ１２は、同じ型のトランジス
タで構成されるため、閾値電圧が等しく、またソース同
士が接続されており、ゲート同士も第１の抵抗１３を介
して接続されている。そのため、ゲート同士の電圧も等
しくなり、双方のトランジスタのゲートソース間電圧も
等しい。

【００２４】したがって、従来のカレントミラー回路と
同様に、本実施の形態の半導体集積回路は、第１および
第２のトランジスタのチャネル幅およびチャネル長の間
に一定の比例関係を持たせることにより、電流源１５の
電流に対して任意の倍率の電流を出力するカレントミラ
ー回路としての特性を実現している。

【００２５】ＭＯＳトランジスタでは、トランジスタの
ゲート電圧の変動が増幅され、ドレイン電流の変動とし
て出力される。一般的な小信号等価回路上では、この電
圧に対する電流の増幅率は相互コンダクタンスｇｍとし
て定義される。その逆数である１／ｇｍは抵抗と同じ単
位となり、小信号等価回路上ではＭＯＳトランジスタは
１／ｇｍの値を持つ等価抵抗として扱うことが出来る。

【００２６】図１のように構成された半導体集積回路で
は、第１の抵抗１３と第１のコンデンサ１４、および相
互コンダクタンスによる等価抵抗(１／ｇｍ)が、小信号
に対し１次ラグリード型ローパスフィルタとして機能す
る。よって、電流源に高周波ノイズ等が含まれる場合、
不必要な高周波を除去し安定な電流を出力できる。この
ラグリード型ローパスフィルタのカットオフ周波数ωｃ
１は、ωｃ１＝１／（（Ｒ＋１／ｇｍ）＊Ｃ）で与えら
れる。

【００２７】これに対して、第２のトランジスタのゲー
トに接続された第１のコンデンサの他端を、第２のトラ
ンジスタのドレイン側に接続せずに、特公平７−３６４
６号広報に示されたように接地した場合は、相互コンダ
クタンスによる等価抵抗（１／ｇｍ）がないため、フィ
ルタ構造は単純な一次ローパスフィルタとなり、このと
きのカットオフ周波数ωｃ２はωｃ２＝１／Ｒ＊Ｃとな
る。

【００２８】ここで、１／ｇｍ＞０であるので、ωｃ１
＜ωｃ２となる。すなわち、コンデンサの一端を接地せ
ずに第２のトランジスタのドレイン側に接続してラグリ
ード型ローパスフィルタとする方が、相互コンダクタン
スによる等価抵抗分だけカットオフ周波数を低くするこ
とができる。

【００２９】なお、図１では実施の形態としてトランジ
スタの型をＮ型トランジスタとしているが、Ｐ型トラン
ジスタを用いた構成でも同様の結果が得られることは明
らかである。以下の実施の形態においても、トランジス
タの型の選択については個々の説明を省略するが、いず
れの型を用いても同様の結果が得られる。

【００３０】（実施の形態２）本発明の半導体集積回路
は、単純な１次ローパスフィルタとは異なり、直列に接
続するだけで簡単にフィルタの次数を上げることができ
る。以下、本発明の実施の形態２により、この手法を説
明する。

【００３１】図２は本発明の実施の形態２に係る半導体
集積回路の構成を示す回路図である。図２において、２
１ａは第１のトランジスタ、２１ｂは第１のトランジス
タと同じ型の第２のトランジスタ、２１ｃは第１の抵
抗、２１ｄは第１のコンデンサ、２２ａは第１のトラン
ジスタとは異なる型の第３のトランジスタ、２２ｂは第
３のトランジスタと同じ型の第４のトランジスタ、２２
ｃは第２の抵抗、２２ｄは第２のコンデンサ、２３は電
流源である。

【００３２】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。第１のトランジスタ
２１ａと電流源２３とからなる入力部と、第２のトラン
ジスタ２１ｂのドレインとの間に、第１の抵抗２１ｃ、
第１のコンデンサ２１ｄが直列に接続されており、第２
のトランジスタ２１ｂのドレインは、第２のトランジス
タ２１ｂによる等価抵抗と、第３のトランジスタ２２ａ
による等価抵抗の２つの並列な等価抵抗によって各ソー
ス電位にも接続されており、図１の実施の形態と同様に
第１の１次ラグリード型ローパスフィルタを実現してい
る。

【００３３】また、第３のトランジスタ２２ａ、第２の
抵抗２２ｃ、第２のコンデンサ２２ｄおよび第４のトラ
ンジスタ２２ｂにより構成される回路も、図１の実施の
形態と同様に第２の１次ラグリード型ローパスフィルタ
を実現している。

【００３４】ここで、第１の抵抗２１ｃと第２の抵抗２
２ｃとは、第１のコンデンサ２１ｄおよび第２のトラン
ジスタ２１ｂとによってインピーダンス的に分離されて
いる。したがって、前記第１の１次ラグリード型ローパ
スフィルタと第２の１次ラグリード型ローパスフィルタ
とは独立に動作する。そのため、両者を直列に接続する
だけで、簡単にフィルタの次数を上げることが出来る。

【００３５】なお、本実施の形態では２次のフィルタ構
成の事例のみを説明しているが、３次以上のフィルタ構
成についても同様の手法で簡単に実現することができ
る。

【００３６】（実施の形態３）本発明の半導体回路を直
列に接続する手法として、実施の形態２では異なる型の
トランジスタを使用して直列接続を実現したが、単一の
型のトランジスタを使用しても直列接続の実現が可能で
ある。以下、本発明の実施の形態３により、この手法を
説明する。

【００３７】図３は本発明の実施の形態３に係る半導体
集積回路の構成を示す回路図である。図３において、３
１ａは第１のトランジスタ、３１ｂは第１のトランジス
タと同じ型の第２のトランジスタ、３１ｃは第１の抵
抗、３１ｄは第１のコンデンサ、３２ａは第１のトラン
ジスタと同じ型の第３のトランジスタ、３２ｂは第３の
トランジスタと同じ型の第４のトランジスタ、３２ｃは
第２の抵抗、３２ｄは第２のコンデンサ、３３ａは第１
の電流源、３３ｂは第２の電流源である。

【００３８】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。第１のトランジスタ
３１ａと第１の電流源３３ａとからなる入力部と、第２
のトランジスタ３１ｂのドレインとの間に、第１の抵抗
３１ｃ、第１のコンデンサ３１ｄが直列に接続されてお
り、第２のトランジスタ３１ｂのドレインは、第２のト
ランジスタ３１ｂによる等価抵抗と、第３のトランジス
タ３２ａによる等価抵抗の２つの並列な等価抵抗によっ
てソース電位にも接続されており、図１の実施の形態と
同様に第１の１次ラグリード型ローパスフィルタを実現
している。

【００３９】第３のトランジスタ３２ａには、第２の電
流源３３ｂの電流値と第２のトランジスタ３１ｂのドレ
イン電流の差に等しい、位相が反転したドレイン電流が
流れる。また、第３のトランジスタ３２ａ、第２の抵抗
３２ｃ、第２のコンデンサ３２ｄおよび第４のトランジ
スタ３２ｂにより構成される回路も、図１の実施の形態
と同様に第２の１次ラグリード型ローパスフィルタを実
現している。

【００４０】ここで、第１の抵抗３１ｃと第２の抵抗３
２ｃとは、第１のコンデンサ３１ｄおよび第２のトラン
ジスタ３１ｂとによってインピーダンス的に分離されて
いる。したがって、前記第１の１次ラグリード型ローパ
スフィルタと第２の１次ラグリード型ローパスフィルタ
とは独立に動作する。そのため、両者を直列に接続する
だけで、簡単にフィルタの次数を上げ、かつ位相が反転
した出力を得ることができる。

【００４１】なお、本実施の形態では２次のフィルタ構
成の事例のみを説明しているが、３次以上のフィルタ構
成についても同様の手法で簡単に実現することができ
る。このとき、次数が偶数次の場合には位相が反転し、
奇数次の場合には位相は反転しない。また、実施の形態
２の半導体集積回路と組み合わせることも可能である。

【００４２】（実施の形態４）このように本発明の半導
体集積回路は、単純な１次ローパスフィルタよりも低い
カットオフ周波数や高い次数、位相反転といった特性を
簡単な構成で実現できる。こういった特徴は、特にＤ／
Ａ変換器と組み合わせた場合に特に有効である。以下、
本発明の実施の形態４により、この組み合わせを説明す
る。

【００４３】図４は本発明の実施の形態４に係る半導体
集積回路の構成を示す回路図である。図４において、４
１は第１のトランジスタ、４２は第１のトランジスタと
同じ型の第２のトランジスタ、４３は第１の抵抗、４４
は第１のコンデンサ、４５は電流加算型Ｄ／Ａ変換器で
ある。

【００４４】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。電流加算型Ｄ／Ａ変
換器からの出力信号は、サンプリング周波数に依存した
高周波成分を含んでいる。この高周波成分は不要である
のみならず、後段の回路特性を劣化させることが多いた
め、一般に電流加算型Ｄ／Ａ変換器からの出力にはポス
トフィルタと呼ばれるローパスフィルタが必要となる。

【００４５】図４の構成のうち、第１のトランジスタ４
１、第２のトランジスタ４２、第１の抵抗４３、第１の
コンデンサ４４からなる部分は、実施の形態１の半導体
集積回路と同じ構成であり、電流加算型Ｄ／Ａ変換器４
５の出力電流に対して、１次ラグリード型ローパスフィ
ルタを実現している。

【００４６】図４のように構成された半導体集積回路を
用いれば、同一抵抗値、同一容量値を通常の１次ローパ
スフィルタとして構成した場合よりも低いカットオフ周
波数のポストフィルタを備えた電流加算型Ｄ／Ａ変換器
を簡単に構成することができる。

【００４７】なお、本実施の形態では１次のフィルタ構
成の事例のみで説明しているが、実施の形態２および３
の半導体集積回路と組み合わせることにより、２次以上
のフィルタ構成についても簡単に実現することができ
る。

【００４８】（実施の形態５）本発明の半導体集積回路
は、ローパスフィルタとカレントミラーの特徴を併せ持
った電流出力特性だけでなく、抵抗や演算増幅器と組み
合わせて、低インピーダンスでかつ任意電位を与える電
圧出力も実現することができる。以下、本発明の実施の
形態５により、これを説明する。

【００４９】図５は本発明の実施の形態５に係る半導体
集積回路の構成を示す回路図である。図５において、５
１は第１のトランジスタ、５２は第１のトランジスタと
同じ型の第２のトランジスタ、５３は第１の抵抗、５４
は第１のコンデンサ、５５は電流源、５６は演算増幅
器、５７は第２の抵抗、５８は定電位を与える電源であ
る。

【００５０】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図５の構成におい
て、第１のトランジスタ５１、第２のトランジスタ５
２、第１の抵抗５３、第１のコンデンサ５４、電流源５
５からなる部分は、実施の形態１の半導体集積回路と同
じ構成であり、電流源５５の出力電流に対して、１次ラ
グリード型ローパスフィルタを実現している。

【００５１】ここで、演算増幅器５６の負極性の入力端
子と出力端子との間に第２の抵抗５７を接続し、さら
に、第２のトランジスタ５２のドレインと演算増幅器５
６の負極性の入力端子を接続し、また、演算増幅器５６
の正極性の入力端子に定電位５８を与えると、出力電位
は、定電位５８に第２のトランジスタ５２のドレイン電
流と第２の抵抗５７の抵抗値の積を加えた電位となる。
また、その出力インピーダンスは演算増幅器５６の出力
インピーダンスとほぼ等しくなる。

【００５２】したがって、本実施の形態の半導体集積回
路を用いれば、ローパスフィルタとカレントミラーの特
徴を併せ持った特性だけでなく、低インピーダンスでか
つ任意の電位を与える電圧出力も簡単に実現することが
出来る。

【００５３】なお、本実施の形態では１次のフィルタ構
成の事例のみで説明しているが、実施の形態２および３
の半導体集積回路と組み合わせることにより、２次以上
のフィルタ構成についても簡単に実現することができ
る。

【００５４】（実施の形態６）上記実施の形態５の半導
体集積回路は、さらに、前記実施の形態４の半導体集積
回路と組み合わせることにより、高周波成分が除去され
た電流加算型Ｄ／Ａ変換器の任意倍の出力信号を、任意
の電位を基準に低インピーダンスで出力可能な半導体集
積回路を簡単に実現することができる。以下、本発明の
実施の形態６により、これを説明する。

【００５５】図６は本発明の実施の形態６に係る半導体
集積回路の構成を示す回路図である。図６において、６
１は第１のトランジスタ、６２は第１のトランジスタと
同じ型の第２のトランジスタ、６３は第１の抵抗、６４
は第１のコンデンサ、６５は電流加算型Ｄ／Ａ変換器、
６６は演算増幅器、６７は第２の抵抗、６８は定電位を
与える電源である。

【００５６】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図６の構成のうち、
第１のトランジスタ６１、第２のトランジスタ６２、第
１の抵抗６３、第１のコンデンサ６４からなる部分は、
実施の形態１の半導体集積回路と同じ構成であり、電流
加算型Ｄ／Ａ変換器６５の出力電流に対して、１次ラグ
リード型のポストフィルタを実現している。

【００５７】ここで、演算増幅器６６の負極性の入力端
子と出力端子との間に第２の抵抗６７を接続し、さら
に、第２のトランジスタ６２のドレインと演算増幅器６
６の負極性の入力端子を接続し、また、演算増幅器６６
の正極性の入力端子に定電位６８を与えると、出力電位
は、定電位６８に第２のトランジスタ６２のドレイン電
流と第２の抵抗５７の抵抗値の積を加えた電位となる。

【００５８】このとき、第２のトランジスタ６２のドレ
イン電流は電流加算型Ｄ／Ａ変換器６５の出力電流から
高周波成分を除去した信号と比例関係にあり、また、出
力インピーダンスは演算増幅器６６の出力インピーダン
スとほぼ等しくなる。

【００５９】したがって、本実施の形態の半導体集積回
路を用いれば、電流加算型Ｄ／Ａ変換器の高周波成分が
除去された任意倍の出力信号を、任意の電位を基準に低
インピーダンスで出力することが可能な半導体集積回路
を簡単に実現することができる。

【００６０】なお、本実施の形態では１次のフィルタ構
成の事例のみで説明しているが、実施の形態２および３
の半導体集積回路と組み合わせることにより、２次以上
のフィルタ構成についても簡単に実現することができ
る。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
相互コンダクタンスｇｍを活用したラグリード型ローパ
スフィルタを構成することで、単純なローパスフィルタ
を構成した場合よりも低いカットオフ周波数や高い次
数、位相反転といった特性を簡単な構成で実現でき、ま
た高周波成分を除去した任意倍の信号を任意の電位を基
準に低インピーダンスで出力可能な半導体集積回路を容
易に実現することができる。

【００６２】その結果、従来個別の回路を組み合わせて
いた場合に比べて回路規模が縮小され、特性の安定化や
部品点数の削減を達成することが可能になるという優れ
た効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体集積回路の
構成を示す回路図である。

【図２】本発明の実施の形態２に係る半導体集積回路の
構成を示す回路図である。

【図３】本発明の実施の形態３に係る半導体集積回路の
構成を示す回路図である。

【図４】本発明の実施の形態４に係る半導体集積回路の
構成を示す回路図である。

【図５】本発明の実施の形態５に係る半導体集積回路の
構成を示す回路図である。

【図６】本発明の実施の形態６に係る半導体集積回路の
構成を示す回路図である。

【図７】従来のカレントミラー回路の回路図である。

【符号の説明】

１１、２１ａ、３１ａ、４１、５１、６１、７１ 第１
のトランジスタ １２、２１ｂ、３１ｂ、４２、５２、６２、７２ 第２
のトランジスタ １３、２１ｃ、３１ｃ、４３、５３、６３ 第１の抵抗 １４、２１ｄ、３１ｄ、４４、５４、６４ 第１のコン
デンサ １５、２３、３３ａ、３３ｂ、５５、７３ 電流源 ２２ａ、３２ａ 第３のトランジスタ ２２ｂ、３２ｂ 第４のトランジスタ ２２ｃ、３２ｃ、５７、６７ 第２の抵抗 ２２ｄ、３
２ｄ 第２のコンデンサ ４５、６５ 電流加算型Ｄ／Ａ変換器 ５６、６６ 演算増幅器 ５８、６８ 定電位

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Claims (6)

【特許請求の範囲】
1. 【請求項１】 ドレインとゲートが接続された第１のト
   ランジスタと、 前記第１のトランジスタと同じ型であってチャネル幅お
   よびチャネル長が比例関係に設定された第２のトランジ
   スタと、 前記第１のトランジスタのゲートと前記第２のトランジ
   スタのゲートとの間に直列に接続された第１の抵抗と、 前記第２のトランジスタのゲートとドレインとの間に接
   続された第１のコンデンサと、から構成されることを特
   徴とする半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路に加え、 前記第１および第２のトランジスタとは異なる型であっ
   てドレインおよびゲートが前記第２のトランジスタのド
   レインと接続された第３のトランジスタと、 前記第３のトランジスタと同じ型であってチャネル幅お
   よびチャネル長が比例関係に設定された第４のトランジ
   スタと、 前記第３のトランジスタのゲートと前記第４のトランジ
   スタのゲートとの間に直列に接続された第２の抵抗と、 前記第４のトランジスタのゲートとドレインとの間に接
   続された第２のコンデンサと、から構成されることを特
   徴とする半導体集積回路。
3. 【請求項３】 請求項１記載の半導体集積回路に加え、 前記第２のトランジスタのドレインに接続された電流源
   と、 前記第１および第２のトランジスタと同じ型であってド
   レインおよびゲートが前記第２のトランジスタのドレイ
   ンと接続された第３のトランジスタと、 前記第３のトランジスタと同じ型であってチャネル幅お
   よびチャネル長が比例関係に設定された第４のトランジ
   スタと、 前記第３のトランジスタのゲートと前記第４のトランジ
   スタのゲートとの間に直列に接続された第２の抵抗と、 前記第４のトランジスタのゲートとドレインとの間に接
   続された第２のコンデンサと、から構成されることを特
   徴とする半導体集積回路。
4. 【請求項４】 請求項１記載の半導体集積回路を構成す
   る前記第１のトランジスタのドレインおよびゲートに電
   流加算型Ｄ／Ａ変換器の電流出力が接続されることを特
   徴とする半導体集積回路。
5. 【請求項５】 請求項１記載の半導体集積回路を構成す
   る前記第２のトランジスタのドレインが演算増幅器の負
   極性の入力端子に接続され、前記演算増幅器の負極性の
   入力端子と出力端子との間に第３の抵抗が接続され、前
   記演算増幅器の正極性の入力端子に定電位が入力される
   ことを特徴とする半導体集積回路。
6. 【請求項６】 請求項１記載の半導体集積回路を構成す
   る前記第１のトランジスタのドレインおよびゲートに電
   流加算型Ｄ／Ａ変換器の電流出力が接続され、前記第２
   のトランジスタのドレインが演算増幅器の負極性の入力
   端子に接続され、前記演算増幅器の負極性の入力端子と
   出力端子との間に第３の抵抗が接続され、前記演算増幅
   器の正極性の入力端子に定電位が入力されることを特徴
   とする半導体集積回路。