JP3578136B2 - 掛け算器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路等において使用される掛け算器に係り、特にＭＯＳトランジスタを用いて構成された掛け算器に関するものである。
【０００２】
【従来の技術】
図７は、Ｇｉｌｂｅｒｔ Ｍｉｘｅｒとして知られている従来のＭＯＳトランジスタを用いた掛け算器の例を示す回路図である。Ｇｉｌｂｅｒｔ Ｍｉｘｅｒは入力ダイナミックレンジおよび出力ダイナミックレンジが大きいという特性を有している。図７において、１０１は電圧源、１０２は接地部、１０３は第１の差動信号源、１０４は第２の差動信号源、１０５，１０６はそれぞれ差動信号源１０３にゲートが接続されるＮＭＯＳトランジスタ、１０７，１０８はそれぞれＮＭＯＳトランジスタ１０５のドレインにソースが接続され差動信号源１０４にゲートが接続されるＮＭＯＳトランジスタ、１０９，１１０はそれぞれＮＭＯＳトランジスタ１０６のドレインにソースが接続され差動信号源１０４にゲートが接続されるＮＭＯＳトランジスタ、１１１はＮＭＯＳトランジスタ１０７のドレインおよびＮＭＯＳトランジスタ１０９のドレインにドレインおよびゲートが接続されるＰＭＯＳトランジスタ、１１２はＮＭＯＳトランジスタ１０７のドレインおよびＮＭＯＳトランジスタ１０９のドレインにゲートが接続されるＰＭＯＳトランジスタ、１１３はＮＭＯＳトランジスタ１０８のドレインおよびＮＭＯＳトランジスタ１１０のドレインにドレインおよびゲートが接続されるＰＭＯＳトランジスタ、１１４はＮＭＯＳトランジスタ１０８のドレインおよびＮＭＯＳトランジスタ１１０のドレインにゲートが接続されるＰＭＯＳトランジスタ、１１５はＰＭＯＳトランジスタ１１２のドレインにドレインが接続されるＮＭＯＳトランジスタ、１１６はＰＭＯＳトランジスタ１１４のドレインにドレインおよびゲートが接続されるＮＭＯＳトランジスタ、１１７はＰＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタ１１５のドレインとの接続部位に接続される負荷抵抗、１１８はバイアス用電圧源である。
【０００３】
ＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６とから、第１の差動信号源１０３から出力される信号電圧を信号電流に変換するＶ−Ｉ変換部が構成される。ＮＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８とから、第２の差動信号源１０４から出力される信号電圧に基づいてスイッチングを実施する第１のスイッチング部が構成される。ＮＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０とから、第２の差動信号源１０４から出力される信号電圧に基づいてスイッチングを実施する第２のスイッチング部が構成される。ＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２とから、ＮＭＯＳトランジスタ１０７のドレイン電流とＮＭＯＳトランジスタ１０９のドレイン電流との和として得られる電流を折り返すカレントミラーが構成される。ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１４とから、ＮＭＯＳトランジスタ１０８のドレイン電流とＮＭＯＳトランジスタ１１０のドレイン電流との和として得られる電流を折り返すカレントミラーが構成される。ＮＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６とから、ＰＭＯＳトランジスタ１１４のドレイン電流を折り返すカレントミラーが構成される。
【０００４】
次に動作について説明する。Ｖ−Ｉ変換部は、第１の差動信号源１０３から印加され第１の信号として与えられる電圧信号を電流信号に変換する。第１のスイッチング部および第２のスイッチング部は、第２の差動信号源１０４から印加され第２の信号として与えられる電圧信号に基づいてＶ−Ｉ変換部により変換された信号電流をスイッチングして、電流出力の形で得られる掛け算出力を得る。
【０００５】
また、３つのカレントミラーは、それぞれ出力電流をＭＯＳトランジスタのゲート−ソース間電圧に変換し、対となる同一チャネルのＭＯＳトランジスタで当該ゲート−ソース間電圧を共有することで、同一の出力電流を折り返す。したがって、３つのカレントミラーを用いて、掛け算出力に係る信号電流と掛け算出力に係る反転信号電流との差電流を取り出し、負荷抵抗１１７により電圧変換することにより、電圧出力の形で掛け算出力を得ることができる。すなわち、Ｇｉｌｂｅｒｔ Ｍｉｘｅｒにおいて、３つのカレントミラーは、電流−電圧変換器として機能する。
【０００６】
【発明が解決しようとする課題】
従来の掛け算器として与えられるＧｉｌｂｅｒｔ Ｍｉｘｅｒは上記のように構成されるので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続部が存在することになり、それぞれのＭＯＳトランジスタ間の特性の不整合等に起因してバイアス電圧の変動等が生じて回路動作が不安定となる。このようなバイアス電圧の変動等を補償するためには、出力部等において複雑な補正用回路を付加する必要があって、回路規模が大きくなるとともに消費電力が増加するという課題があった。また、電流−電圧変換を実施するためにカレントミラーを用いることで、周波数特性が劣化するという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、簡単な構成によっても回路動作を安定化させて、消費電力を低減することができる掛け算器を得ることを目的とする。
【０００８】
また、この発明は、良好な周波数特性を有する掛け算器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る掛け算器は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第１，第２，第３のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３の電圧源とを有して構成され、第２のＭＯＳトランジスタと第３のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、第２の電圧源の電圧値と第３の電圧源の電圧値とがおおよそ同一とされ、第１のＭＯＳトランジスタから第３のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたものである。また、上記構成において、第１のＭＯＳトランジスタが第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第２の電圧源および第３の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされるようにしたものである。
【００１０】
この発明に係る掛け算器は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第４のＭＯＳトランジスタと、第４のＭＯＳトランジスタのソースにドレインが接続される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第７のＭＯＳトランジスタと、第７のＭＯＳトランジスタのソースにドレインが接続され第４のＭＯＳトランジスタのソースにゲートが接続される第８のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６の電圧源とを有して構成され、第２，第３，第５，第６の電圧源の電圧値がおおよそ同一とされ、第２，第３のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第８のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたものである。また、上記の構成において、第１のＭＯＳトランジスタが第２，第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第４のＭＯＳトランジスタが第５，第６のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第４の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされるようにしたものである。
【００１１】
この発明に係る掛け算器は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタと、第２のＭＯＳトランジスタのソースにドレインが接続される第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、第５のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにドレインが接続される第６のＭＯＳトランジスタと、第６のＭＯＳトランジスタのソースにドレインが接続される第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第９のＭＯＳトランジスタと、第９のＭＯＳトランジスタのソースにドレインが接続され第６のＭＯＳトランジスタのソースにゲートが接続される第１０のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにゲートが接続される第１１のＭＯＳトランジスタと、第１１のＭＯＳトランジスタのソースにドレインが接続され第２のＭＯＳトランジスタのソースにゲートが接続される第１２のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６，第７，第８のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６，第７，第８の電圧源とを有して構成され、第３，第４，第７，第８の電圧源の電圧値がおおよそ同一とされ、第３，第４のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第９，第１０のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１１，第１２のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第１２のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたものである。また、上記の構成において、第１，第２のＭＯＳトランジスタが第３，第４のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタが第７，第８のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１，第５の電圧源の電圧値がおおよそ同一とされ、第２，第６の電圧源の電圧値がおおよそ同一とされ、第１，第５の電圧源の電圧値と第２，第６の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされるようにしたものである。
【００１２】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態を説明する。なお、以下の説明においては、本願発明の実施の形態に記載された実施例を構成する各要素と、特許請求の範囲に記載された発明を構成する各要素との対応関係を明らかにするために、実施の形態に記載された各要素にそれぞれ対応する特許請求の範囲に記載された発明の各要素を適宜かっこ書きにより示すものとする。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による掛け算器の構成を示す回路図である。図１において、１は電圧源、２は接地部、３はドレインが電圧源１に接続されるＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、４はドレインがＮＭＯＳトランジスタ３のソースに接続されソースが接地部２に接続されるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５はドレインがＮＭＯＳトランジスタ３のソースに接続されソースが接地部２に接続されるＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、６はＮＭＯＳトランジスタ３のゲートに接続される定電圧源（第１の電圧源）、７はＮＭＯＳトランジスタ４のゲートに接続される第１の入力端子、８は第１の入力端子７に差動信号を成す一方の入力信号ｖｉｎを印加する第１の差動信号源、９は第１の入力端子７に所定の電圧を印加する定電圧源（第２の電圧源）、１０はＮＭＯＳトランジスタ５のゲートに接続される第２の入力端子、１１は第２の入力端子１０に差動信号を成す他方の入力信号−ｖｉｎを印加する第２の差動信号源、１２は第２の入力端子１０に所定の電圧を印加する定電圧源（第３の電圧源）、１３はＮＭＯＳトランジスタ３のソースとＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のドレインとの接続部位に接続される出力端子である。なお、図１に示される掛け算器において使用されるＮＭＯＳトランジスタ３，４，５については、相互コンダクタンスを均一化するためにそれぞれのＮＭＯＳトランジスタのバックゲートは当該ＮＭＯＳトランジスタのソースに接続するものとする。また、バイアス用の電圧源として与えられる電圧源６，９，１２については、例えば電圧源１の電源電圧を抵抗分割する等の種々の方法を用いて実現することが可能である。
【００１４】
次に、動作について説明する。図１において、ＮＭＯＳトランジスタ３のドレイン電流係数をＭ１とし、ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とを同一に形成するものとしてこれらのドレイン電流係数をＭ２とする。また、ＮＭＯＳトランジスタ３のドレイン電流をＩ１、ＮＭＯＳトランジスタ４のドレイン電流をＩ２、ＮＭＯＳトランジスタ５のドレイン電流をＩ３とする。また、電圧源１の電源電圧値をＶｄｄ、定電圧源６の電圧値をＶｇ’、定電圧源９および定電圧源１２の電圧値を等しくするものとしてこれらの電圧値をＶｇ、出力端子１３の電圧値をＶｏとする。また、定電圧源６の電圧値と定電圧源９の電圧値との差をＶｅ、すなわちＶｇ’＝Ｖｇ＋Ｖｅとする。
【００１５】
出力端子１３が開放されている、あるいは開放に近い状態にあるものとすると、ドレイン電流Ｉ１，Ｉ２，Ｉ３についてＩ１＝Ｉ２＋Ｉ３が成り立つ。ドレイン電流Ｉ１は式（１）により与えられ、ドレイン電流Ｉ２は式（２）により与えられ、ドレイン電流Ｉ３は式（３）により与えられる。また、Ｉ１＝Ｉ２＋Ｉ３に式（１）、式（２）および式（３）を代入すると、式（４）が得られる。なお、上記の式において、ＶｔｈはＭＯＳトランジスタの閾値電圧を示すものである。
【数１】
【００１６】
ここで、ＮＭＯＳトランジスタ３のドレイン電流係数Ｍ１とＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のドレイン電流係数Ｍ２との関係を式（５）に示すようにαを用いて表すものとすると、式（４）から式（６）を導くことができる。また、式（６）をａ２−ｂ２＝（ａ＋ｂ）（ａ−ｂ）に基づいて因数分解するとともに電圧値を考慮することで式（７）を導くことができる。そして、式（７）を出力電圧Ｖｏについて解くことで式（８）が得られる。式（８）において、√内の式は変数である入力信号ｖｉｎについて何度でも微分可能であるから、Ｔａｙｌｏｒ展開を用いて式（８）を式（９）に示すように変形することができる。
【数２】
【００１７】
ここで、α＝１、すなわちＭ１＝２Ｍ２となるようにＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５が形成されるようにすれば、出力電圧Ｖｏは式（１０）に示すように与えられる。式（１０）から明らかなように、出力端子１３におけるバイアス電圧は定電圧源６と定電圧源９，１２との電圧差Ｖｅに等しくなる。したがって、電圧差Ｖｅを電源電圧値Ｖｄｄの半分となるように設定すれば、掛け算器の出力部におけるバイアス電圧をＶｄｄ／２とすることができて、最も大きなダイナミックレンジを得ることができるようになる。
【数３】
【００１８】
式（１０）に示されるように、図１に示される掛け算器については、出力部において入力信号ｖｉｎの２乗に比例する電圧信号が得られることが分かる。ここで、入力信号が位相の異なる２信号の和として与えられｖｉｎが式（１１）に示すように表されるものとすると、ｖｉｎ２は式（１２）に示すように与えられる。また、出力信号についてＬＰＦを用いて高域成分を除去するものとすると、ｖｉｎ２は式（１３）に示すように与えられる。式（１３）の第１項は入力信号ｖｉｎを構成する２信号のレベルに応じて交流成分に起因して発生するＤＣオフセットを示し、第２項は入力信号ｖｉｎを構成する２信号の位相検波を示すものである。
【数４】
【００１９】
また、入力信号が周波数の異なる２信号の和として与えられｖｉｎが式（１４）に示すように表されるものとすると、ｖｉｎ２は式（１５）に示すように与えられる。そして、出力信号についてＬＰＦを用いて高域成分を除去するものとすると、ｖｉｎ２は式（１６）に示すように与えられる。式（１６）の第１項は入力信号ｖｉｎを構成する２信号のレベルに応じて交流成分に起因して発生するＤＣオフセットを示し、第２項は入力信号ｖｉｎを構成する２信号に係る周波数変換を示すものである。
【数５】
【００２０】
上記のように、式（１０）により入力信号ｖｉｎに応じてｖｉｎ２に比例する出力信号が得られることが示され、式（１３）により入力信号を構成する２信号の位相検波を成し得る特性が示され、式（１６）により入力信号を構成する２信号の周波数変換を成し得る特性が示されることで、図１に示される回路がミキサーとしての機能を有することが分かる。
【００２１】
ところで、トランジスタの素子特性に係るパラメータは、通常各製造プロセス毎に生じる微妙な製造環境の差異に起因して大きくばらつくことが知られている（以降では、このような製造プロセス毎に生じるトランジスタの素子特性のバラツキを製造バラツキと称するものとする）。然るに、同一チップ上に形成された複数のＮＭＯＳトランジスタあるいは複数のＰＭＯＳトランジスタについては、それぞれ特性のバラツキについて同一の傾向が見られる。この発明の実施の形態１による掛け算器では、使用されるＭＯＳトランジスタのすべてがＮＭＯＳトランジスタとして与えられるシングルチャネル構成を有しているので、製造バラツキに起因する誤差が相殺されて、バイアス電圧や交流成分の変動を抑えて回路動作を安定化させることが可能となる。
【００２２】
以上のように、この実施の形態１によれば、ＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５と、定電圧源６、定電圧源９および定電圧源１２とを有して構成され、ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とが同一に形成され、定電圧源９の電圧値と定電圧源１２の電圧値とが同一とされ、使用するＭＯＳトランジスタをすべてＮＭＯＳトランジスタとして与えるようにしたので、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のゲートに差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。なお、この実施の形態１では、ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とを同一に形成するものとしているが、式（４）等から明らかなように、ドレイン電流係数が等しくなるようにＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５を形成することで、上記の効果を奏する掛け算器を得ることができる。さらに、α≠１の場合には、出力端子１３におけるバイアス電圧を定電圧源６の電圧値と定電圧源９および定電圧源１２の電圧値との電圧差として設定することは困難となるが、上記実施の形態１と同様に出力電圧をＤＣ電圧とｖｉｎ２に比例する電圧との和として得ることができる。したがって、α≠１の場合においても、図１に示される回路をミキサーとして動作させることができ、同様の効果を奏することができる。
【００２３】
また、ＮＭＯＳトランジスタ３のドレイン電流係数Ｍ１がＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のドレイン電流係数Ｍ２の２倍となるようにそれぞれのＮＭＯＳトランジスタが形成され、定電圧源６の電圧値と定電圧源９および定電圧源１２の電圧値との電圧差が電源電圧値の半分の電圧値であるＶｄｄ／２となるように構成したので、出力部におけるバイアス電圧をＶｄｄ／２とすることができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００２４】
なお、この実施の形態１においては、ＮＭＯＳトランジスタのみを用いて掛け算器を構成しているが、ＰＭＯＳトランジスタのみを用いても同様の掛け算器を構成することが可能である。図２は、この発明の実施の形態１による掛け算器の変形例の構成を示す回路図である。図２において、図１に示された掛け算器の構成要素と同等の作用を奏する構成要素にはダッシュを付記した同一の符号を付することで対応関係を明示するものとする。例えば、ＰＭＯＳトランジスタ３’、ＰＭＯＳトランジスタ４’およびＰＭＯＳトランジスタ５’は、それぞれＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５と同等の作用を奏する構成要素として与えられるものである。また、図１に示される掛け算器と同様に、ＰＭＯＳトランジスタ４’とＰＭＯＳトランジスタ５’とは同一に形成され、定電圧源９’と定電圧源１２’とは同一の電圧値を有し、ＰＭＯＳトランジスタ３’はＰＭＯＳトランジスタ４’およびＰＭＯＳトランジスタ５’のドレイン電流係数の２倍のドレイン電流係数を有するように形成されている。また、それぞれの定電圧源に付記された電圧値は、出力端子１３’におけるバイアス電圧をＶｄｄ／２とするように設定する際の電圧値を示すものである。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２による掛け算器の構成を示す回路図である。図３において、２１は電圧源、２２は接地部、２３はドレインが電圧源２１に接続されるＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、２４はドレインがＮＭＯＳトランジスタ２３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、２５はドレインがＮＭＯＳトランジスタ２３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、２６はＮＭＯＳトランジスタ２３のゲートに接続される定電圧源（第１の電圧源）、２７はＮＭＯＳトランジスタ２４のゲートに接続される第１の入力端子、２８は第１の入力端子２７に第１の差動信号を成す一方の入力信号ｖａを印加する第１の差動信号源、２９は第１の入力端子２７に所定の電圧を印加する定電圧源（第２の電圧源）、３０はＮＭＯＳトランジスタ２５のゲートに接続される第２の入力端子、３１は第２の入力端子３０に第１の差動信号を成す他方の入力信号−ｖａを印加する第２の差動信号源、３２は第２の入力端子３０に所定の電圧を印加する定電圧源（第３の電圧源）である。
【００２６】
また、３３はドレインが電圧源２１に接続されるＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、３４はドレインがＮＭＯＳトランジスタ３３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、３５はドレインがＮＭＯＳトランジスタ３３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、３６はＮＭＯＳトランジスタ３３のゲートに接続される定電圧源（第４の電圧源）、３７はＮＭＯＳトランジスタ３４のゲートに接続される第３の入力端子、３８は第３の入力端子３７に第２の差動信号を成す一方の入力信号ｖｂを印加する第３の差動信号源、３９は第３の入力端子３７に所定の電圧を印加する定電圧源（第５の電圧源）、４０はＮＭＯＳトランジスタ３５のゲートに接続される第４の入力端子、４１は第４の入力端子４０に第２の差動信号を成す他方の入力信号−ｖｂを印加する第４の差動信号源、４２は第４の入力端子４０に所定の電圧を印加する定電圧源（第６の電圧源）、４３はドレインが電圧源２１に接続されゲートがＮＭＯＳトランジスタ２３のソースに接続されるＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、４４はドレインがＮＭＯＳトランジスタ４３のソースに接続されゲートがＮＭＯＳトランジスタ３３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、４５はＮＭＯＳトランジスタ４３のソースとＮＭＯＳトランジスタ４４のドレインとの接続部位に接続される出力端子である。なお、図３に示される掛け算器において使用されるＮＭＯＳトランジスタ２３，２４，２５，３３，３４，３５，４３，４４については、相互コンダクタンスを均一化するためにそれぞれのＮＭＯＳトランジスタのバックゲートは当該ＮＭＯＳトランジスタのソースに接続するものとする。また、バイアス用の電圧源として与えられる定電圧源２６，２９，３２，３６，３９，４２については、例えば電圧源１の電源電圧を抵抗分割する等の種々の方法を用いて実現することが可能である。
【００２７】
また、図３に示される掛け算器においては、ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５とを同一に形成するものとし、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とを同一に形成するものとし、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４とを同一に形成するものとする。また、定電圧源２９、定電圧源３２、定電圧源３９および定電圧源４２の電圧値を同一にするものとする。
【００２８】
次に、動作について説明する。図３において、ＮＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４４のドレイン電流係数をＭ、相互コンダクタンスをｇｍとする。また、ＮＭＯＳトランジスタ４３のドレイン電流をＩａ、ＮＭＯＳトランジスタ４４のドレイン電流をＩｂとする。また、電圧源２１の電源電圧値をＶｄｄ、定電圧源２６の電圧値をＶｇ１、定電圧源３６の電圧値をＶｇ２、定電圧源２９、定電圧源３２、定電圧源３９および定電圧源４２の電圧値をＶｇ、ＮＭＯＳトランジスタ２３のソース電位をＶａ、ＮＭＯＳトランジスタ３３のソース電位をＶｂ、出力端子４５の電位をＶｏとする。また、定電圧源２６の電圧値と定電圧源３６の電圧値との差をＶｅ、すなわちＶｇ１＝Ｖｇ２＋Ｖｅとする。さらに、回路構成を考慮して、定電圧源３６の電圧値Ｖｇ２を式（１７）に示されるように設定する。式（１７）において、βは１以上の数として与えられるものである。また、式（１７）および定電圧源３６と定電圧源２６との電圧差に係る設定に基づいて、定電圧源２６の電圧値Ｖｇ１は式（１８）に示すように表される。
【００２９】
定電圧源２６の電圧値と定電圧源２９および定電圧源３２の電圧値との差がＶｅ＋β・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ２３のソース電位Ｖａは式（１９）に示すように与えられる。また、定電圧源３６の電圧値と定電圧源３９および定電圧源４２の電圧値との差がβ・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ３３のソース電位Ｖｂは式（２０）に示すように与えられる。なお、式（１９）および式（２０）を得るためには、式（５）の条件を満たすこと、すなわちＮＭＯＳトランジスタ２３のドレイン電流係数がＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のドレイン電流係数の２倍であるとともに、ＮＭＯＳトランジスタ３３のドレイン電流係数がＮＭＯＳトランジスタ３４およびＮＭＯＳトランジスタ３５のドレイン電流係数の２倍であることを前提とするものである。
【数６】
【００３０】
出力端子４５が開放されている、あるいは開放に近い状態にあるものとすると、ドレイン電流Ｉａ，ＩｂについてＩａ＝Ｉｂが成り立つ。ドレイン電流Ｉａは式（２１）により与えられ、ドレイン電流Ｉｂは式（２２）により与えられる。したがって、Ｉａ＝Ｉｂに式（２１）および式（２２）を代入することで、Ｖｏ＝Ｖａ−Ｖｂとなり、出力端子４５の電位Ｖｏは式（２３）に示すように与えられる。式（２３）から明らかなように、出力端子４５におけるバイアス電圧は定電圧源２６の電圧値と定電圧源３６の電圧値との電圧差Ｖｅに等しくなる。したがって、電圧差Ｖｅを電源電圧値Ｖｄｄの半分となるように設定すれば、掛け算器の出力部におけるバイアス電圧をＶｄｄ／２とすることができて、最も大きなダイナミックレンジを得ることができるようになる。
【数７】
【００３１】
式（２３）に示されるように、出力部において、第１の入力信号ｖａの２乗と第２の入力信号ｖｂの２乗との差に比例する電圧信号が出力されることが分かる。ここで、第１の入力信号ｖａが周波数の異なる２信号の和として式（２４）に示されるように与えられ、第２の入力信号ｖｂが周波数の異なる２信号の差として式（２５）に示されるように与えられるものとすると、第１の入力信号ｖａの２乗と第２の入力信号ｖｂの２乗との差は、式（２６）に示すように導かれる。そして、出力信号についてＬＰＦを用いて高域成分を除去するものとすると、出力端子４５の電位Ｖｏは式（２７）に示すように与えられる。式（２７）の右辺第２項は第１の入力信号ｖａおよび第２の入力信号ｖｂを構成する周波数の異なる２信号に係る周波数変換を示すものである。
【数８】
【００３２】
また、第１の入力信号ｖａが同一周波数で位相のみが異なる２信号の和として与えられ、第２の入力信号ｖｂが同一周波数で位相のみが異なる２信号の差として与えられるものとすると、上記と同様の計算手順を経ることで、出力端子４５の電位Ｖｏは式（２８）に示すように与えられる。式（２８）の右辺第２項は第１の入力信号ｖａおよび第２の入力信号ｖｂを構成する同一周波数で位相のみが異なる２信号に係る位相検波を示すものであるである
【数９】
【００３３】
上記のように、式（２３）により第１の入力信号ｖａおよび第２の入力信号ｖｂに応じてｖａ２−ｖｂ２に比例する出力信号が得られることが示され、式（２７）により入力信号ｖａ，ｖｂを構成する２信号の周波数変換を成し得る特性が示され、式（２８）により入力信号ｖａ，ｖｂを構成する２信号の位相検波を成し得る特性が示されることで、図３に示される回路がミキサーとしての機能を有することが分かる。さらに、式（２７）および式（２８）から明らかなように、図３に示される掛け算器では、出力部において、交流成分に起因して発生するＤＣオフセットを除去することが可能となる。さらに、図３に示される掛け算器では、使用されるＭＯＳトランジスタのすべてがＮＭＯＳトランジスタとして与えられるシングルチャネル構成を有しているので、製造バラツキに起因する誤差が相殺されて、バイアス電圧や交流成分の変動を抑えて回路動作を安定化させることが可能となる。
【００３４】
以上のように、この実施の形態２によれば、ＮＭＯＳトランジスタ２３，２４，２５，３３，３４，３５，４３，４４と、ＮＭＯＳトランジスタ２３，２４，２５，３３，３４，３５のゲートにそれぞれ接続される定電圧源２６，２９，３２，３６，３９，４２とを備え、定電圧源２９，３２，３９，４２の電圧値が同一とされ、ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５とが同一に形成され、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とが同一に形成され、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４とが同一に形成されるように構成したので、ＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のゲートに第１の差動信号を入力するとともにＮＭＯＳトランジスタ３４およびＮＭＯＳトランジスタ３５のゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。なお、この実施の形態２においては、ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４とをそれぞれ同一に形成するものとしているが、実施の形態１と同様にそれぞれドレイン電流係数が互いに等しくなるように形成することで、上記の効果を奏する掛け算器を得ることができる。
【００３５】
また、ＮＭＯＳトランジスタ２３がＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、ＮＭＯＳトランジスタ３３がＮＭＯＳトランジスタ３４およびＮＭＯＳトランジスタ３５のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、定電圧源２６の電圧値と定電圧源３６の電圧値との電圧差を電源電圧値の半分の電圧値であるＶｄｄ／２となるように構成したので、出力部におけるバイアス電圧をＶｄｄ／２とすることができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００３６】
なお、この実施の形態２においては、ＮＭＯＳトランジスタのみを用いて掛け算器を構成しているが、ＰＭＯＳトランジスタのみを用いても同様の掛け算器を構成することが可能である。図４は、この発明の実施の形態２による掛け算器の変形例の構成を示す回路図である。図４において、図３に示された掛け算器の構成要素と同等の作用を奏する構成要素にはダッシュを付記した同一の符号を付することで対応関係を明示するものとする。例えば、ＰＭＯＳトランジスタ２３’、ＰＭＯＳトランジスタ２４’およびＰＭＯＳトランジスタ２５’は、それぞれＮＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５と同等の作用を奏する構成要素として与えられるものである。また、図３に示される掛け算器と同様に、定電圧源２９’、定電圧源３２’、定電圧源３９’および定電圧源４２’は同一の電圧値を有する。また、ＰＭＯＳトランジスタ２４’とＰＭＯＳトランジスタ２５’とは同一に形成されるとともに、ＰＭＯＳトランジスタ２３’はドレイン電流係数がＰＭＯＳトランジスタ２４’およびＰＭＯＳトランジスタ２５’のドレイン電流係数の２倍となるように形成される。また、ＰＭＯＳトランジスタ３４’とＰＭＯＳトランジスタ３５’とは同一に形成されるとともに、ＰＭＯＳトランジスタ３３’はドレイン電流係数がＰＭＯＳトランジスタ３４’およびＰＭＯＳトランジスタ３５’のドレイン電流係数の２倍となるように形成される。さらに、ＰＭＯＳトランジスタ４３’とＰＭＯＳトランジスタ４４’とは同一に形成される。なお、それぞれの定電圧源に付記された電圧値は、出力端子４５’におけるバイアス電圧をＶｄｄ／２とするように設定する際の電圧値を示すものである。
【００３７】
実施の形態３．
図５は、この発明の実施の形態３による掛け算器の構成を示す回路図である。図５において、５１は電圧源、５２は接地部、５３はドレインが電圧源５１に接続されるＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、５４はドレインがＮＭＯＳトランジスタ５３のソースに接続されるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５５はドレインがＮＭＯＳトランジスタ５４のソースに接続されるＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、５６はドレインがＮＭＯＳトランジスタ５４のソースに接続されるＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、５７はＮＭＯＳトランジスタ５３のゲートに接続される定電圧源（第１の電圧源）、５８はＮＭＯＳトランジスタ５４のゲートに接続される定電圧源（第２の電圧源）、５９はＮＭＯＳトランジスタ５５のゲートに接続される第１の入力端子、６０は第１の入力端子５９に第１の差動信号を成す一方の入力信号ｖａを印加する第１の差動信号源、６１は第１の入力端子５９に所定の電圧を印加する定電圧源（第３の電圧源）、６２はＮＭＯＳトランジスタ５６のゲートに接続される第２の入力端子、６３は第２の入力端子６２に第１の差動信号を成す他方の入力信号−ｖａを印加する第２の差動信号源、６４は第２の入力端子６２に所定の電圧を印加する定電圧源（第４の電圧源）である。
【００３８】
また、６５はドレインが電圧源５１に接続されるＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、６６はドレインがＮＭＯＳトランジスタ６５のソースに接続されるＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、６７はドレインがＮＭＯＳトランジスタ６６のソースに接続されるＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、６８はドレインがＮＭＯＳトランジスタ６６のソースに接続されるＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、６９はＮＭＯＳトランジスタ６５のゲートに接続される定電圧源（第５の電圧源）、７０はＮＭＯＳトランジスタ６６のゲートに接続される定電圧源（第６の電圧源）、７１はＮＭＯＳトランジスタ６７のゲートに接続される第３の入力端子、７２は第３の入力端子７１に第２の差動信号を成す一方の入力信号ｖｂを印加する第３の差動信号源、７３は第３の入力端子７１に所定の電圧を印加する定電圧源（第７の電圧源）、７４はＮＭＯＳトランジスタ６８のゲートに接続される第４の入力端子、７５は第４の入力端子７４に第２の差動信号を成す他方の入力信号−ｖｂを印加する第４の差動信号源、７６は第４の入力端子７４に所定の電圧を印加する定電圧源（第８の電圧源）である。
【００３９】
また、７７はドレインが電圧源５１に接続されゲートがＮＭＯＳトランジスタ５３のソースに接続されるＮＭＯＳトランジスタ（第９のＭＯＳトランジスタ）、７８はドレインがＮＭＯＳトランジスタ７７のソースに接続されゲートがＮＭＯＳトランジスタ６６のソースに接続されソースが接地部５２に接続されるＮＭＯＳトランジスタ（第１０のＭＯＳトランジスタ）、７９はドレインが電圧源５１に接続されゲートがＮＭＯＳトランジスタ６５のソースに接続されるＮＭＯＳトランジスタ（第１１のＭＯＳトランジスタ）、８０はドレインがＮＭＯＳトランジスタ７９のソースに接続されゲートがＮＭＯＳトランジスタ５４のソースに接続されソースが接地部５２に接続されるＮＭＯＳトランジスタ（第１２のＭＯＳトランジスタ）、８１はＮＭＯＳトランジスタ７７のソースとＮＭＯＳトランジスタ７８のドレインとの接続部位に接続される第１の出力端子、８２はＮＭＯＳトランジスタ７９のソースとＮＭＯＳトランジスタ８０のドレインとの接続部位に接続される第２の出力端子である。なお、図５に示される掛け算器において使用されるＮＭＯＳトランジスタ５３，５４，５５，５６，６５，６６，６７，６８，７７，７８，７９，８０については、相互コンダクタンスを均一化するためにそれぞれのバックゲートは当該トランジスタのソースに接続するものとする。また、バイアス用の電圧源として与えられる定電圧源５７，５８，６１，６４，６９，７０，７３，７６については、例えば電圧源５１の電源電圧を抵抗分割する等の種々の方法を用いて実現することが可能である。
【００４０】
また、図５に示される掛け算器においては、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６とを同一に形成するものとし、ＮＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８とを同一に形成するものとし、ＮＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７８とを同一に形成するものとし、ＮＭＯＳトランジスタ７９とＮＭＯＳトランジスタ８０とを同一に形成するものとする。また、定電圧源５７と定電圧源６９との電圧値を同一にし、定電圧源５８と定電圧源７０との電圧値を同一にし、定電圧源６１、定電圧源６４、定電圧源７３および定電圧源７６の電圧値を同一にするものとする。
【００４１】
次に、動作について説明する。図５において、定電圧源５７および定電圧源６９の電圧値をＶｇ１、定電圧源５８および定電圧源７０の電圧値をＶｇ２、定電圧源６１、定電圧源６４、定電圧源７３および定電圧源７６の電圧値をＶｇ、ＮＭＯＳトランジスタ５４のソース電位をＶａ、ＮＭＯＳトランジスタ５３のソース電位をＶａ’、ＮＭＯＳトランジスタ６６のソース電位をＶｂ、ＮＭＯＳトランジスタ６５のソース電位をＶｂ’、出力端子８１の電位をＶｏ、出力端子８２の電位をＶｏ’とする。また、定電圧源５７および定電圧源６９の電圧値と定電圧源５８および定電圧源７０の電圧値との差をＶｅ、すなわちＶｇ１＝Ｖｇ２＋Ｖｅとする。さらに、回路構成を考慮して、定電圧源５８および定電圧源７０の電圧値Ｖｇ２を式（２９）に示されるように設定する。式（２９）において、βは１以上の数として与えられるものである。また、式（２９）および定電圧源５８および定電圧源７０と定電圧源５７および定電圧源６９との電圧差に係る設定に基づいて、定電圧源５７および定電圧源６９の電圧値Ｖｇ１は式（３０）に示すように与えられる。
【数１０】
【００４２】
定電圧源５８の電圧値と定電圧源６１および定電圧源６４の電圧値との差がβ・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ５４のソース電位Ｖａは式（３１）に示すように与えられる。同様に、定電圧源７０の電圧値と定電圧源７３および定電圧源７６の電圧値との差がβ・Ｖｇであることから、ＮＭＯＳトランジスタ６６のソース電位Ｖｂは式（３２）に示すように与えられる。また、定電圧源５７の電圧値と定電圧源６１および定電圧源６４の電圧値との差がＶｅ＋β・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ５３のソース電位Ｖａ’は式（３３）に示すように与えられる。同様に、定電圧源６９の電圧値と定電圧源７３および定電圧源７６の電圧値との差がＶｅ＋β・Ｖｇであることから、ＮＭＯＳトランジスタ６５のソース電位Ｖｂ’は式（３４）に示すように与えられる。ここで、式（３１）、式（３２）、式（３３）および式（３４）を得るためには、式（５）の条件を満たすこと、すなわちＮＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４のドレイン電流係数がＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６のドレイン電流係数の２倍であるとともに、ＮＭＯＳトランジスタ６５およびＮＭＯＳトランジスタ６６のドレイン電流係数がＮＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８のドレイン電流係数の２倍であることを前提とするものである。
【数１１】
【００４３】
次に、出力端子８１が開放されている、あるいは開放に近い状態にあるものとすると、式（２１）および式（２２）と同様の計算手順を経ることにより、Ｖｏ＝Ｖａ’−Ｖｂとなり、出力端子８１の電位Ｖｏは式（３５）に示すように与えられる。また、出力端子８２が開放されている、あるいは開放に近い状態にあるものとすると、式（２１）および式（２２）と同様の計算手順を経ることにより、Ｖｏ’＝Ｖｂ’−Ｖａとなり、出力端子８２の電位Ｖｏ’は式（３６）に示すように与えられる。式（３５）および式（３６）から明らかなように、出力端子８１および出力端子８２におけるバイアス電圧は、定電圧源５７および定電圧源６９の電圧値と定電圧源５８および定電圧源７０の電圧値との電圧差Ｖｅに等しくなる。したがって、電圧差Ｖｅを電源電圧値Ｖｄｄの半分となるように設定すれば、掛け算器の出力部におけるバイアス電圧をＶｄｄ／２とすることができて、最も大きなダイナミックレンジを得ることができるようになる。
【数１２】
【００４４】
式（３５）および式（３６）に示されるように、出力端子８１および出力端子８２において、第１の入力信号ｖａの２乗と第２の入力信号ｖｂの２乗との差に比例する電圧信号が差動出力として得られることが分かる。また、式（２３）について、式（２５）〜式（２８）を用いて解析したのと同様に、式（３５）および式（３６）を解析することで、図５に示される掛け算器が、入力信号ｖａ，ｖｂを構成する２信号の周波数変換および位相検波を成し得る特性を備えて、ミキサーとしての機能を有することが分かる。さらに、この実施の形態３においても、出力信号における交流成分について、式（２７）および式（２８）と同様の式を得ることができるので、出力部において交流成分に起因して発生するＤＣオフセットを除去することができる。さらに、図５に示される掛け算器では、使用されるＭＯＳトランジスタのすべてがＮＭＯＳトランジスタとして与えられるシングルチャネル構成を有しているので、製造バラツキに起因する誤差が相殺されて、バイアス電圧や交流成分の変動を抑えて回路動作を安定化させることが可能となる。
【００４５】
以上のように、この実施の形態３によれば、ＮＭＯＳトランジスタ５３，５４，５５，５６，６５，６６，６７，６８，７７，７８，７９，８０と、ＮＭＯＳトランジスタ５３，５４，５５，５６，６５，６６，６７，６８のゲートにそれぞれ接続される定電圧源５７，５８，６１，６４，６９，７０，７３，７６とを備え、定電圧源６１，６４，７３，７６の電圧値が同一とされ、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６とが同一に形成され、ＮＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８とが同一に形成され、ＮＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７８とが同一に形成され、ＮＭＯＳトランジスタ７９とＮＭＯＳトランジスタ８０とが同一に形成されるように構成したので、ＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６のゲートに第１の差動信号を入力するとともにＮＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８のゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力を差動信号として得ることができるとともに、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。なお、この実施の形態３においては、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６、ＮＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８、ＮＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７８、ＮＭＯＳトランジスタ７９とＮＭＯＳトランジスタ８０とをそれぞれ同一に形成するものとしているが、実施の形態１と同様にそれぞれドレイン電流係数が互いに等しくなるように形成することで、上記の効果を奏する掛け算器を得ることができる。
【００４６】
また、ＮＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４がＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、ＮＭＯＳトランジスタ６５およびＮＭＯＳトランジスタ６６がＮＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、定電圧源５７と定電圧源６９とが同一の電圧値を有し、定電圧源５８と定電圧源７０とが同一の電圧値を有し、定電圧源５７および定電圧源６９の電圧値と定電圧源５８および定電圧源７０の電圧値との電圧差が電圧源５１の電源電圧値の半分のＶｄｄ／２となるように構成したので、出力部におけるバイアス電圧をＶｄｄ／２とすることができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００４７】
なお、この実施の形態３においては、ＮＭＯＳトランジスタのみを用いて掛け算器を構成しているが、ＰＭＯＳトランジスタのみを用いても同様の掛け算器を構成することが可能である。図６は、この発明の実施の形態３による掛け算器の変形例の構成を示す回路図である。図６において、図５に示された掛け算器の構成要素と同等の作用を奏する構成要素にはダッシュを付記した同一の符号を付することで対応関係を明示するものとする。例えば、ＰＭＯＳトランジスタ５３’、ＰＭＯＳトランジスタ５４’、ＰＭＯＳトランジスタ５５’およびＰＭＯＳトランジスタ５６’は、それぞれＮＭＯＳトランジスタ５３、ＮＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６と同等の作用を奏する構成要素として与えられるものである。また、図５に示される掛け算器と同様に、定電圧源６１’および定電圧源７３’は同一の電圧値を有し、定電圧源５７’および定電圧源６９’は同一の電圧値を有し、定電圧源５８’および定電圧源７０’は同一の電圧値を有する。また、ＰＭＯＳトランジスタ５５’とＰＭＯＳトランジスタ５６’とは同一に形成されるとともに、ＰＭＯＳトランジスタ５３’およびＰＭＯＳトランジスタ５４’はＰＭＯＳトランジスタ５５’，５６’のドレイン電流係数の２倍のドレイン電流係数を有するように形成される。また、ＰＭＯＳトランジスタ６７’とＰＭＯＳトランジスタ６８’とは同一に形成されるとともに、ＰＭＯＳトランジスタ６５’およびＰＭＯＳトランジスタ６６’はＰＭＯＳトランジスタ６７’，６８’のドレイン電流係数の２倍のドレイン電流係数を有するように形成される。さらに、ＰＭＯＳトランジスタ７７’とＰＭＯＳトランジスタ７８’とは同一に形成されるとともに、ＰＭＯＳトランジスタ７９’とＰＭＯＳトランジスタ８０’とは同一に形成される。なお、それぞれの定電圧源に付記された電圧値は出力端子８１’および出力端子８２’におけるバイアス電圧をＶｄｄ／２とするように設置する際の電圧値を示すものである。
【００４８】
なお、上記の実施の形態１から実施の形態３により説明される掛け算器は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲の記載により定められるものであり、特許請求の範囲に記載された技術的範囲内において種々の設計的変更が可能である。
【００４９】
【発明の効果】
以上のように、この発明によれば、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第１，第２，第３のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３の電圧源とを有して構成され、第２のＭＯＳトランジスタと第３のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、第２の電圧源の電圧値と第３の電圧源の電圧値とがおおよそ同一とされ、第１のＭＯＳトランジスタから第３のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたので、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。
【００５０】
この発明によれば、上記構成において、第１のＭＯＳトランジスタが第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第２の電圧源および第３の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値となるように構成したので、出力部におけるバイアス電圧をおおよそ電源電圧の半分の電圧値に設定することができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００５１】
この発明によれば、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第４のＭＯＳトランジスタと、第４のＭＯＳトランジスタのソースにドレインが接続される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第７のＭＯＳトランジスタと、第７のＭＯＳトランジスタのソースにドレインが接続され第４のＭＯＳトランジスタのソースにゲートが接続される第８のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６の電圧源とを有して構成され、第２，第３，第５，第６の電圧源の電圧値がおおよそ同一とされ、第２，第３のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第８のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたので、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに第１の差動信号を入力するとともに第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタのゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。
【００５２】
この発明によれば、上記の構成において、第１のＭＯＳトランジスタが第２，第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第４のＭＯＳトランジスタが第５，第６のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第４の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値となるように構成したので、出力部におけるバイアス電圧をおおよそ電源電圧の半分の電圧値に設定することができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００５３】
この発明によれば、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタと、第２のＭＯＳトランジスタのソースにドレインが接続される第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、第５のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにドレインが接続される第６のＭＯＳトランジスタと、第６のＭＯＳトランジスタのソースにドレインが接続される第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第９のＭＯＳトランジスタと、第９のＭＯＳトランジスタのソースにドレインが接続され第６のＭＯＳトランジスタのソースにゲートが接続される第１０のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにゲートが接続される第１１のＭＯＳトランジスタと、第１１のＭＯＳトランジスタのソースにドレインが接続され第２のＭＯＳトランジスタのソースにゲートが接続される第１２のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６，第７，第８のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６，第７，第８の電圧源とを有して構成され、第３，第４，第７，第８の電圧源の電圧値がおおよそ同一とされ、第３，第４のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第９，第１０のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１１，第１２のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第１２のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたので、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのゲートに第１の差動信号を入力するとともに第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタのゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力を差動信号として得ることができるとともに、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。
【００５４】
この発明によれば、上記の構成において、第１，第２のＭＯＳトランジスタが第３，第４のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタが第７，第８のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１，第５の電圧源の電圧値がおおよそ同一とされ、第２，第６の電圧源の電圧値がおおよそ同一とされ、第１，第５の電圧源の電圧値と第２，第６の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値となるように構成したので、出力部におけるバイアス電圧をおおよそ電源電圧の半分の電圧値に設定することができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による掛け算器の構成を示す回路図である。
【図２】この発明の実施の形態１による掛け算器の変形例の構成を示す回路図である。
【図３】この発明の実施の形態２による掛け算器の構成を示す回路図である。
【図４】この発明の実施の形態２による掛け算器の変形例の構成を示す回路図である。
【図５】この発明の実施の形態３による掛け算器の構成を示す回路図である。
【図６】この発明の実施の形態３による掛け算器の変形例の構成を示す回路図である。
【図７】従来のＭＯＳトランジスタを用いた掛け算器の例を示す回路図である。
【符号の説明】
１，２１，５１ 電圧源、２，２２，５２ 接地部、３ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、４ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、６ 定電圧源（第１の電圧源）、７，１０ 入力端子、８，１１ 差動信号源、９ 定電圧源（第２の電圧源）、１２ 定電圧源（第３の電圧源）、１３ 出力端子、２３ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、２４ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、２５ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、２６ 定電圧源（第１の電圧源）、２７，３０，３７，４０ 入力端子、２８，３１ 第１の差動信号源、２９ 定電圧源（第２の電圧源）、３２ 定電圧源（第３の電圧源）、３３ ＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、３４ ＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、３５ ＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、３６ 定電圧源（第４の電圧源）、３８，４１ 第２の差動信号源、３９ 定電圧源（第５の電圧源）、４２ 定電圧源（第６の電圧源）、４３ ＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、４４ ＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、４５ 出力端子、５３ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、５４ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５５ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、５６ ＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、５７ 定電圧源（第１の電圧源）、５８ 定電圧源（第２の電圧源）、５９，６２，７１，７４ 入力端子、６０，６３ 第１の差動信号源、６１ 定電圧源（第３の電圧源）、６４ 定電圧源（第４の電圧源）、６５ ＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、６６ ＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、６７ ＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、６８ ＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、６９ 定電圧源（第５の電圧源）、７０ 定電圧源（第６の電圧源）、７２，７５ 第２の差動信号源、７３ 定電圧源（第７の電圧源）、７６ 定電圧源（第８の電圧源）、７７ ＮＭＯＳトランジスタ（第９のＭＯＳトランジスタ）、７８ ＮＭＯＳトランジスタ（第１０のＭＯＳトランジスタ）、７９ ＮＭＯＳトランジスタ（第１１のＭＯＳトランジスタ）、８０ ＮＭＯＳトランジスタ（第１２のＭＯＳトランジスタ）、８１，８２ 出力端子
【発明の属する技術分野】
この発明は半導体集積回路等において使用される掛け算器に係り、特にＭＯＳトランジスタを用いて構成された掛け算器に関するものである。
【０００２】
【従来の技術】
図７は、Ｇｉｌｂｅｒｔ Ｍｉｘｅｒとして知られている従来のＭＯＳトランジスタを用いた掛け算器の例を示す回路図である。Ｇｉｌｂｅｒｔ Ｍｉｘｅｒは入力ダイナミックレンジおよび出力ダイナミックレンジが大きいという特性を有している。図７において、１０１は電圧源、１０２は接地部、１０３は第１の差動信号源、１０４は第２の差動信号源、１０５，１０６はそれぞれ差動信号源１０３にゲートが接続されるＮＭＯＳトランジスタ、１０７，１０８はそれぞれＮＭＯＳトランジスタ１０５のドレインにソースが接続され差動信号源１０４にゲートが接続されるＮＭＯＳトランジスタ、１０９，１１０はそれぞれＮＭＯＳトランジスタ１０６のドレインにソースが接続され差動信号源１０４にゲートが接続されるＮＭＯＳトランジスタ、１１１はＮＭＯＳトランジスタ１０７のドレインおよびＮＭＯＳトランジスタ１０９のドレインにドレインおよびゲートが接続されるＰＭＯＳトランジスタ、１１２はＮＭＯＳトランジスタ１０７のドレインおよびＮＭＯＳトランジスタ１０９のドレインにゲートが接続されるＰＭＯＳトランジスタ、１１３はＮＭＯＳトランジスタ１０８のドレインおよびＮＭＯＳトランジスタ１１０のドレインにドレインおよびゲートが接続されるＰＭＯＳトランジスタ、１１４はＮＭＯＳトランジスタ１０８のドレインおよびＮＭＯＳトランジスタ１１０のドレインにゲートが接続されるＰＭＯＳトランジスタ、１１５はＰＭＯＳトランジスタ１１２のドレインにドレインが接続されるＮＭＯＳトランジスタ、１１６はＰＭＯＳトランジスタ１１４のドレインにドレインおよびゲートが接続されるＮＭＯＳトランジスタ、１１７はＰＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタ１１５のドレインとの接続部位に接続される負荷抵抗、１１８はバイアス用電圧源である。
【０００３】
ＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６とから、第１の差動信号源１０３から出力される信号電圧を信号電流に変換するＶ−Ｉ変換部が構成される。ＮＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８とから、第２の差動信号源１０４から出力される信号電圧に基づいてスイッチングを実施する第１のスイッチング部が構成される。ＮＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１０とから、第２の差動信号源１０４から出力される信号電圧に基づいてスイッチングを実施する第２のスイッチング部が構成される。ＰＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２とから、ＮＭＯＳトランジスタ１０７のドレイン電流とＮＭＯＳトランジスタ１０９のドレイン電流との和として得られる電流を折り返すカレントミラーが構成される。ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１４とから、ＮＭＯＳトランジスタ１０８のドレイン電流とＮＭＯＳトランジスタ１１０のドレイン電流との和として得られる電流を折り返すカレントミラーが構成される。ＮＭＯＳトランジスタ１１５とＮＭＯＳトランジスタ１１６とから、ＰＭＯＳトランジスタ１１４のドレイン電流を折り返すカレントミラーが構成される。
【０００４】
次に動作について説明する。Ｖ−Ｉ変換部は、第１の差動信号源１０３から印加され第１の信号として与えられる電圧信号を電流信号に変換する。第１のスイッチング部および第２のスイッチング部は、第２の差動信号源１０４から印加され第２の信号として与えられる電圧信号に基づいてＶ−Ｉ変換部により変換された信号電流をスイッチングして、電流出力の形で得られる掛け算出力を得る。
【０００５】
また、３つのカレントミラーは、それぞれ出力電流をＭＯＳトランジスタのゲート−ソース間電圧に変換し、対となる同一チャネルのＭＯＳトランジスタで当該ゲート−ソース間電圧を共有することで、同一の出力電流を折り返す。したがって、３つのカレントミラーを用いて、掛け算出力に係る信号電流と掛け算出力に係る反転信号電流との差電流を取り出し、負荷抵抗１１７により電圧変換することにより、電圧出力の形で掛け算出力を得ることができる。すなわち、Ｇｉｌｂｅｒｔ Ｍｉｘｅｒにおいて、３つのカレントミラーは、電流−電圧変換器として機能する。
【０００６】
【発明が解決しようとする課題】
従来の掛け算器として与えられるＧｉｌｂｅｒｔ Ｍｉｘｅｒは上記のように構成されるので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続部が存在することになり、それぞれのＭＯＳトランジスタ間の特性の不整合等に起因してバイアス電圧の変動等が生じて回路動作が不安定となる。このようなバイアス電圧の変動等を補償するためには、出力部等において複雑な補正用回路を付加する必要があって、回路規模が大きくなるとともに消費電力が増加するという課題があった。また、電流−電圧変換を実施するためにカレントミラーを用いることで、周波数特性が劣化するという課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、簡単な構成によっても回路動作を安定化させて、消費電力を低減することができる掛け算器を得ることを目的とする。
【０００８】
また、この発明は、良好な周波数特性を有する掛け算器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る掛け算器は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第１，第２，第３のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３の電圧源とを有して構成され、第２のＭＯＳトランジスタと第３のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、第２の電圧源の電圧値と第３の電圧源の電圧値とがおおよそ同一とされ、第１のＭＯＳトランジスタから第３のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたものである。また、上記構成において、第１のＭＯＳトランジスタが第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第２の電圧源および第３の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされるようにしたものである。
【００１０】
この発明に係る掛け算器は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第４のＭＯＳトランジスタと、第４のＭＯＳトランジスタのソースにドレインが接続される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第７のＭＯＳトランジスタと、第７のＭＯＳトランジスタのソースにドレインが接続され第４のＭＯＳトランジスタのソースにゲートが接続される第８のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６の電圧源とを有して構成され、第２，第３，第５，第６の電圧源の電圧値がおおよそ同一とされ、第２，第３のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第８のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたものである。また、上記の構成において、第１のＭＯＳトランジスタが第２，第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第４のＭＯＳトランジスタが第５，第６のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第４の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされるようにしたものである。
【００１１】
この発明に係る掛け算器は、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタと、第２のＭＯＳトランジスタのソースにドレインが接続される第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、第５のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにドレインが接続される第６のＭＯＳトランジスタと、第６のＭＯＳトランジスタのソースにドレインが接続される第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第９のＭＯＳトランジスタと、第９のＭＯＳトランジスタのソースにドレインが接続され第６のＭＯＳトランジスタのソースにゲートが接続される第１０のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにゲートが接続される第１１のＭＯＳトランジスタと、第１１のＭＯＳトランジスタのソースにドレインが接続され第２のＭＯＳトランジスタのソースにゲートが接続される第１２のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６，第７，第８のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６，第７，第８の電圧源とを有して構成され、第３，第４，第７，第８の電圧源の電圧値がおおよそ同一とされ、第３，第４のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第９，第１０のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１１，第１２のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第１２のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたものである。また、上記の構成において、第１，第２のＭＯＳトランジスタが第３，第４のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタが第７，第８のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１，第５の電圧源の電圧値がおおよそ同一とされ、第２，第６の電圧源の電圧値がおおよそ同一とされ、第１，第５の電圧源の電圧値と第２，第６の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされるようにしたものである。
【００１２】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態を説明する。なお、以下の説明においては、本願発明の実施の形態に記載された実施例を構成する各要素と、特許請求の範囲に記載された発明を構成する各要素との対応関係を明らかにするために、実施の形態に記載された各要素にそれぞれ対応する特許請求の範囲に記載された発明の各要素を適宜かっこ書きにより示すものとする。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による掛け算器の構成を示す回路図である。図１において、１は電圧源、２は接地部、３はドレインが電圧源１に接続されるＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、４はドレインがＮＭＯＳトランジスタ３のソースに接続されソースが接地部２に接続されるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５はドレインがＮＭＯＳトランジスタ３のソースに接続されソースが接地部２に接続されるＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、６はＮＭＯＳトランジスタ３のゲートに接続される定電圧源（第１の電圧源）、７はＮＭＯＳトランジスタ４のゲートに接続される第１の入力端子、８は第１の入力端子７に差動信号を成す一方の入力信号ｖｉｎを印加する第１の差動信号源、９は第１の入力端子７に所定の電圧を印加する定電圧源（第２の電圧源）、１０はＮＭＯＳトランジスタ５のゲートに接続される第２の入力端子、１１は第２の入力端子１０に差動信号を成す他方の入力信号−ｖｉｎを印加する第２の差動信号源、１２は第２の入力端子１０に所定の電圧を印加する定電圧源（第３の電圧源）、１３はＮＭＯＳトランジスタ３のソースとＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のドレインとの接続部位に接続される出力端子である。なお、図１に示される掛け算器において使用されるＮＭＯＳトランジスタ３，４，５については、相互コンダクタンスを均一化するためにそれぞれのＮＭＯＳトランジスタのバックゲートは当該ＮＭＯＳトランジスタのソースに接続するものとする。また、バイアス用の電圧源として与えられる電圧源６，９，１２については、例えば電圧源１の電源電圧を抵抗分割する等の種々の方法を用いて実現することが可能である。
【００１４】
次に、動作について説明する。図１において、ＮＭＯＳトランジスタ３のドレイン電流係数をＭ１とし、ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とを同一に形成するものとしてこれらのドレイン電流係数をＭ２とする。また、ＮＭＯＳトランジスタ３のドレイン電流をＩ１、ＮＭＯＳトランジスタ４のドレイン電流をＩ２、ＮＭＯＳトランジスタ５のドレイン電流をＩ３とする。また、電圧源１の電源電圧値をＶｄｄ、定電圧源６の電圧値をＶｇ’、定電圧源９および定電圧源１２の電圧値を等しくするものとしてこれらの電圧値をＶｇ、出力端子１３の電圧値をＶｏとする。また、定電圧源６の電圧値と定電圧源９の電圧値との差をＶｅ、すなわちＶｇ’＝Ｖｇ＋Ｖｅとする。
【００１５】
出力端子１３が開放されている、あるいは開放に近い状態にあるものとすると、ドレイン電流Ｉ１，Ｉ２，Ｉ３についてＩ１＝Ｉ２＋Ｉ３が成り立つ。ドレイン電流Ｉ１は式（１）により与えられ、ドレイン電流Ｉ２は式（２）により与えられ、ドレイン電流Ｉ３は式（３）により与えられる。また、Ｉ１＝Ｉ２＋Ｉ３に式（１）、式（２）および式（３）を代入すると、式（４）が得られる。なお、上記の式において、ＶｔｈはＭＯＳトランジスタの閾値電圧を示すものである。
【数１】
ここで、ＮＭＯＳトランジスタ３のドレイン電流係数Ｍ１とＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のドレイン電流係数Ｍ２との関係を式（５）に示すようにαを用いて表すものとすると、式（４）から式（６）を導くことができる。また、式（６）をａ２−ｂ２＝（ａ＋ｂ）（ａ−ｂ）に基づいて因数分解するとともに電圧値を考慮することで式（７）を導くことができる。そして、式（７）を出力電圧Ｖｏについて解くことで式（８）が得られる。式（８）において、√内の式は変数である入力信号ｖｉｎについて何度でも微分可能であるから、Ｔａｙｌｏｒ展開を用いて式（８）を式（９）に示すように変形することができる。
【数２】
ここで、α＝１、すなわちＭ１＝２Ｍ２となるようにＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５が形成されるようにすれば、出力電圧Ｖｏは式（１０）に示すように与えられる。式（１０）から明らかなように、出力端子１３におけるバイアス電圧は定電圧源６と定電圧源９，１２との電圧差Ｖｅに等しくなる。したがって、電圧差Ｖｅを電源電圧値Ｖｄｄの半分となるように設定すれば、掛け算器の出力部におけるバイアス電圧をＶｄｄ／２とすることができて、最も大きなダイナミックレンジを得ることができるようになる。
【数３】
式（１０）に示されるように、図１に示される掛け算器については、出力部において入力信号ｖｉｎの２乗に比例する電圧信号が得られることが分かる。ここで、入力信号が位相の異なる２信号の和として与えられｖｉｎが式（１１）に示すように表されるものとすると、ｖｉｎ２は式（１２）に示すように与えられる。また、出力信号についてＬＰＦを用いて高域成分を除去するものとすると、ｖｉｎ２は式（１３）に示すように与えられる。式（１３）の第１項は入力信号ｖｉｎを構成する２信号のレベルに応じて交流成分に起因して発生するＤＣオフセットを示し、第２項は入力信号ｖｉｎを構成する２信号の位相検波を示すものである。
【数４】
また、入力信号が周波数の異なる２信号の和として与えられｖｉｎが式（１４）に示すように表されるものとすると、ｖｉｎ２は式（１５）に示すように与えられる。そして、出力信号についてＬＰＦを用いて高域成分を除去するものとすると、ｖｉｎ２は式（１６）に示すように与えられる。式（１６）の第１項は入力信号ｖｉｎを構成する２信号のレベルに応じて交流成分に起因して発生するＤＣオフセットを示し、第２項は入力信号ｖｉｎを構成する２信号に係る周波数変換を示すものである。
【数５】
上記のように、式（１０）により入力信号ｖｉｎに応じてｖｉｎ２に比例する出力信号が得られることが示され、式（１３）により入力信号を構成する２信号の位相検波を成し得る特性が示され、式（１６）により入力信号を構成する２信号の周波数変換を成し得る特性が示されることで、図１に示される回路がミキサーとしての機能を有することが分かる。
【００２１】
ところで、トランジスタの素子特性に係るパラメータは、通常各製造プロセス毎に生じる微妙な製造環境の差異に起因して大きくばらつくことが知られている（以降では、このような製造プロセス毎に生じるトランジスタの素子特性のバラツキを製造バラツキと称するものとする）。然るに、同一チップ上に形成された複数のＮＭＯＳトランジスタあるいは複数のＰＭＯＳトランジスタについては、それぞれ特性のバラツキについて同一の傾向が見られる。この発明の実施の形態１による掛け算器では、使用されるＭＯＳトランジスタのすべてがＮＭＯＳトランジスタとして与えられるシングルチャネル構成を有しているので、製造バラツキに起因する誤差が相殺されて、バイアス電圧や交流成分の変動を抑えて回路動作を安定化させることが可能となる。
【００２２】
以上のように、この実施の形態１によれば、ＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５と、定電圧源６、定電圧源９および定電圧源１２とを有して構成され、ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とが同一に形成され、定電圧源９の電圧値と定電圧源１２の電圧値とが同一とされ、使用するＭＯＳトランジスタをすべてＮＭＯＳトランジスタとして与えるようにしたので、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のゲートに差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。なお、この実施の形態１では、ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とを同一に形成するものとしているが、式（４）等から明らかなように、ドレイン電流係数が等しくなるようにＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５を形成することで、上記の効果を奏する掛け算器を得ることができる。さらに、α≠１の場合には、出力端子１３におけるバイアス電圧を定電圧源６の電圧値と定電圧源９および定電圧源１２の電圧値との電圧差として設定することは困難となるが、上記実施の形態１と同様に出力電圧をＤＣ電圧とｖｉｎ２に比例する電圧との和として得ることができる。したがって、α≠１の場合においても、図１に示される回路をミキサーとして動作させることができ、同様の効果を奏することができる。
【００２３】
また、ＮＭＯＳトランジスタ３のドレイン電流係数Ｍ１がＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５のドレイン電流係数Ｍ２の２倍となるようにそれぞれのＮＭＯＳトランジスタが形成され、定電圧源６の電圧値と定電圧源９および定電圧源１２の電圧値との電圧差が電源電圧値の半分の電圧値であるＶｄｄ／２となるように構成したので、出力部におけるバイアス電圧をＶｄｄ／２とすることができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００２４】
なお、この実施の形態１においては、ＮＭＯＳトランジスタのみを用いて掛け算器を構成しているが、ＰＭＯＳトランジスタのみを用いても同様の掛け算器を構成することが可能である。図２は、この発明の実施の形態１による掛け算器の変形例の構成を示す回路図である。図２において、図１に示された掛け算器の構成要素と同等の作用を奏する構成要素にはダッシュを付記した同一の符号を付することで対応関係を明示するものとする。例えば、ＰＭＯＳトランジスタ３’、ＰＭＯＳトランジスタ４’およびＰＭＯＳトランジスタ５’は、それぞれＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４およびＮＭＯＳトランジスタ５と同等の作用を奏する構成要素として与えられるものである。また、図１に示される掛け算器と同様に、ＰＭＯＳトランジスタ４’とＰＭＯＳトランジスタ５’とは同一に形成され、定電圧源９’と定電圧源１２’とは同一の電圧値を有し、ＰＭＯＳトランジスタ３’はＰＭＯＳトランジスタ４’およびＰＭＯＳトランジスタ５’のドレイン電流係数の２倍のドレイン電流係数を有するように形成されている。また、それぞれの定電圧源に付記された電圧値は、出力端子１３’におけるバイアス電圧をＶｄｄ／２とするように設定する際の電圧値を示すものである。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２による掛け算器の構成を示す回路図である。図３において、２１は電圧源、２２は接地部、２３はドレインが電圧源２１に接続されるＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、２４はドレインがＮＭＯＳトランジスタ２３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、２５はドレインがＮＭＯＳトランジスタ２３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、２６はＮＭＯＳトランジスタ２３のゲートに接続される定電圧源（第１の電圧源）、２７はＮＭＯＳトランジスタ２４のゲートに接続される第１の入力端子、２８は第１の入力端子２７に第１の差動信号を成す一方の入力信号ｖａを印加する第１の差動信号源、２９は第１の入力端子２７に所定の電圧を印加する定電圧源（第２の電圧源）、３０はＮＭＯＳトランジスタ２５のゲートに接続される第２の入力端子、３１は第２の入力端子３０に第１の差動信号を成す他方の入力信号−ｖａを印加する第２の差動信号源、３２は第２の入力端子３０に所定の電圧を印加する定電圧源（第３の電圧源）である。
【００２６】
また、３３はドレインが電圧源２１に接続されるＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、３４はドレインがＮＭＯＳトランジスタ３３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、３５はドレインがＮＭＯＳトランジスタ３３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、３６はＮＭＯＳトランジスタ３３のゲートに接続される定電圧源（第４の電圧源）、３７はＮＭＯＳトランジスタ３４のゲートに接続される第３の入力端子、３８は第３の入力端子３７に第２の差動信号を成す一方の入力信号ｖｂを印加する第３の差動信号源、３９は第３の入力端子３７に所定の電圧を印加する定電圧源（第５の電圧源）、４０はＮＭＯＳトランジスタ３５のゲートに接続される第４の入力端子、４１は第４の入力端子４０に第２の差動信号を成す他方の入力信号−ｖｂを印加する第４の差動信号源、４２は第４の入力端子４０に所定の電圧を印加する定電圧源（第６の電圧源）、４３はドレインが電圧源２１に接続されゲートがＮＭＯＳトランジスタ２３のソースに接続されるＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、４４はドレインがＮＭＯＳトランジスタ４３のソースに接続されゲートがＮＭＯＳトランジスタ３３のソースに接続されソースが接地部２２に接続されるＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、４５はＮＭＯＳトランジスタ４３のソースとＮＭＯＳトランジスタ４４のドレインとの接続部位に接続される出力端子である。なお、図３に示される掛け算器において使用されるＮＭＯＳトランジスタ２３，２４，２５，３３，３４，３５，４３，４４については、相互コンダクタンスを均一化するためにそれぞれのＮＭＯＳトランジスタのバックゲートは当該ＮＭＯＳトランジスタのソースに接続するものとする。また、バイアス用の電圧源として与えられる定電圧源２６，２９，３２，３６，３９，４２については、例えば電圧源１の電源電圧を抵抗分割する等の種々の方法を用いて実現することが可能である。
【００２７】
また、図３に示される掛け算器においては、ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５とを同一に形成するものとし、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とを同一に形成するものとし、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４とを同一に形成するものとする。また、定電圧源２９、定電圧源３２、定電圧源３９および定電圧源４２の電圧値を同一にするものとする。
【００２８】
次に、動作について説明する。図３において、ＮＭＯＳトランジスタ４３およびＮＭＯＳトランジスタ４４のドレイン電流係数をＭ、相互コンダクタンスをｇｍとする。また、ＮＭＯＳトランジスタ４３のドレイン電流をＩａ、ＮＭＯＳトランジスタ４４のドレイン電流をＩｂとする。また、電圧源２１の電源電圧値をＶｄｄ、定電圧源２６の電圧値をＶｇ１、定電圧源３６の電圧値をＶｇ２、定電圧源２９、定電圧源３２、定電圧源３９および定電圧源４２の電圧値をＶｇ、ＮＭＯＳトランジスタ２３のソース電位をＶａ、ＮＭＯＳトランジスタ３３のソース電位をＶｂ、出力端子４５の電位をＶｏとする。また、定電圧源２６の電圧値と定電圧源３６の電圧値との差をＶｅ、すなわちＶｇ１＝Ｖｇ２＋Ｖｅとする。さらに、回路構成を考慮して、定電圧源３６の電圧値Ｖｇ２を式（１７）に示されるように設定する。式（１７）において、βは１以上の数として与えられるものである。また、式（１７）および定電圧源３６と定電圧源２６との電圧差に係る設定に基づいて、定電圧源２６の電圧値Ｖｇ１は式（１８）に示すように表される。
【００２９】
定電圧源２６の電圧値と定電圧源２９および定電圧源３２の電圧値との差がＶｅ＋β・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ２３のソース電位Ｖａは式（１９）に示すように与えられる。また、定電圧源３６の電圧値と定電圧源３９および定電圧源４２の電圧値との差がβ・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ３３のソース電位Ｖｂは式（２０）に示すように与えられる。なお、式（１９）および式（２０）を得るためには、式（５）の条件を満たすこと、すなわちＮＭＯＳトランジスタ２３のドレイン電流係数がＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のドレイン電流係数の２倍であるとともに、ＮＭＯＳトランジスタ３３のドレイン電流係数がＮＭＯＳトランジスタ３４およびＮＭＯＳトランジスタ３５のドレイン電流係数の２倍であることを前提とするものである。
【数６】
出力端子４５が開放されている、あるいは開放に近い状態にあるものとすると、ドレイン電流Ｉａ，ＩｂについてＩａ＝Ｉｂが成り立つ。ドレイン電流Ｉａは式（２１）により与えられ、ドレイン電流Ｉｂは式（２２）により与えられる。したがって、Ｉａ＝Ｉｂに式（２１）および式（２２）を代入することで、Ｖｏ＝Ｖａ−Ｖｂとなり、出力端子４５の電位Ｖｏは式（２３）に示すように与えられる。式（２３）から明らかなように、出力端子４５におけるバイアス電圧は定電圧源２６の電圧値と定電圧源３６の電圧値との電圧差Ｖｅに等しくなる。したがって、電圧差Ｖｅを電源電圧値Ｖｄｄの半分となるように設定すれば、掛け算器の出力部におけるバイアス電圧をＶｄｄ／２とすることができて、最も大きなダイナミックレンジを得ることができるようになる。
【数７】
式（２３）に示されるように、出力部において、第１の入力信号ｖａの２乗と第２の入力信号ｖｂの２乗との差に比例する電圧信号が出力されることが分かる。ここで、第１の入力信号ｖａが周波数の異なる２信号の和として式（２４）に示されるように与えられ、第２の入力信号ｖｂが周波数の異なる２信号の差として式（２５）に示されるように与えられるものとすると、第１の入力信号ｖａの２乗と第２の入力信号ｖｂの２乗との差は、式（２６）に示すように導かれる。そして、出力信号についてＬＰＦを用いて高域成分を除去するものとすると、出力端子４５の電位Ｖｏは式（２７）に示すように与えられる。式（２７）の右辺第２項は第１の入力信号ｖａおよび第２の入力信号ｖｂを構成する周波数の異なる２信号に係る周波数変換を示すものである。
【数８】
また、第１の入力信号ｖａが同一周波数で位相のみが異なる２信号の和として与えられ、第２の入力信号ｖｂが同一周波数で位相のみが異なる２信号の差として与えられるものとすると、上記と同様の計算手順を経ることで、出力端子４５の電位Ｖｏは式（２８）に示すように与えられる。式（２８）の右辺第２項は第１の入力信号ｖａおよび第２の入力信号ｖｂを構成する同一周波数で位相のみが異なる２信号に係る位相検波を示すものであるである
【数９】
上記のように、式（２３）により第１の入力信号ｖａおよび第２の入力信号ｖｂに応じてｖａ２−ｖｂ２に比例する出力信号が得られることが示され、式（２７）により入力信号ｖａ，ｖｂを構成する２信号の周波数変換を成し得る特性が示され、式（２８）により入力信号ｖａ，ｖｂを構成する２信号の位相検波を成し得る特性が示されることで、図３に示される回路がミキサーとしての機能を有することが分かる。さらに、式（２７）および式（２８）から明らかなように、図３に示される掛け算器では、出力部において、交流成分に起因して発生するＤＣオフセットを除去することが可能となる。さらに、図３に示される掛け算器では、使用されるＭＯＳトランジスタのすべてがＮＭＯＳトランジスタとして与えられるシングルチャネル構成を有しているので、製造バラツキに起因する誤差が相殺されて、バイアス電圧や交流成分の変動を抑えて回路動作を安定化させることが可能となる。
【００３４】
以上のように、この実施の形態２によれば、ＮＭＯＳトランジスタ２３，２４，２５，３３，３４，３５，４３，４４と、ＮＭＯＳトランジスタ２３，２４，２５，３３，３４，３５のゲートにそれぞれ接続される定電圧源２６，２９，３２，３６，３９，４２とを備え、定電圧源２９，３２，３９，４２の電圧値が同一とされ、ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５とが同一に形成され、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５とが同一に形成され、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４とが同一に形成されるように構成したので、ＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のゲートに第１の差動信号を入力するとともにＮＭＯＳトランジスタ３４およびＮＭＯＳトランジスタ３５のゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。なお、この実施の形態２においては、ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３５、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４とをそれぞれ同一に形成するものとしているが、実施の形態１と同様にそれぞれドレイン電流係数が互いに等しくなるように形成することで、上記の効果を奏する掛け算器を得ることができる。
【００３５】
また、ＮＭＯＳトランジスタ２３がＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、ＮＭＯＳトランジスタ３３がＮＭＯＳトランジスタ３４およびＮＭＯＳトランジスタ３５のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、定電圧源２６の電圧値と定電圧源３６の電圧値との電圧差を電源電圧値の半分の電圧値であるＶｄｄ／２となるように構成したので、出力部におけるバイアス電圧をＶｄｄ／２とすることができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００３６】
なお、この実施の形態２においては、ＮＭＯＳトランジスタのみを用いて掛け算器を構成しているが、ＰＭＯＳトランジスタのみを用いても同様の掛け算器を構成することが可能である。図４は、この発明の実施の形態２による掛け算器の変形例の構成を示す回路図である。図４において、図３に示された掛け算器の構成要素と同等の作用を奏する構成要素にはダッシュを付記した同一の符号を付することで対応関係を明示するものとする。例えば、ＰＭＯＳトランジスタ２３’、ＰＭＯＳトランジスタ２４’およびＰＭＯＳトランジスタ２５’は、それぞれＮＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５と同等の作用を奏する構成要素として与えられるものである。また、図３に示される掛け算器と同様に、定電圧源２９’、定電圧源３２’、定電圧源３９’および定電圧源４２’は同一の電圧値を有する。また、ＰＭＯＳトランジスタ２４’とＰＭＯＳトランジスタ２５’とは同一に形成されるとともに、ＰＭＯＳトランジスタ２３’はドレイン電流係数がＰＭＯＳトランジスタ２４’およびＰＭＯＳトランジスタ２５’のドレイン電流係数の２倍となるように形成される。また、ＰＭＯＳトランジスタ３４’とＰＭＯＳトランジスタ３５’とは同一に形成されるとともに、ＰＭＯＳトランジスタ３３’はドレイン電流係数がＰＭＯＳトランジスタ３４’およびＰＭＯＳトランジスタ３５’のドレイン電流係数の２倍となるように形成される。さらに、ＰＭＯＳトランジスタ４３’とＰＭＯＳトランジスタ４４’とは同一に形成される。なお、それぞれの定電圧源に付記された電圧値は、出力端子４５’におけるバイアス電圧をＶｄｄ／２とするように設定する際の電圧値を示すものである。
【００３７】
実施の形態３．
図５は、この発明の実施の形態３による掛け算器の構成を示す回路図である。図５において、５１は電圧源、５２は接地部、５３はドレインが電圧源５１に接続されるＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、５４はドレインがＮＭＯＳトランジスタ５３のソースに接続されるＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５５はドレインがＮＭＯＳトランジスタ５４のソースに接続されるＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、５６はドレインがＮＭＯＳトランジスタ５４のソースに接続されるＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、５７はＮＭＯＳトランジスタ５３のゲートに接続される定電圧源（第１の電圧源）、５８はＮＭＯＳトランジスタ５４のゲートに接続される定電圧源（第２の電圧源）、５９はＮＭＯＳトランジスタ５５のゲートに接続される第１の入力端子、６０は第１の入力端子５９に第１の差動信号を成す一方の入力信号ｖａを印加する第１の差動信号源、６１は第１の入力端子５９に所定の電圧を印加する定電圧源（第３の電圧源）、６２はＮＭＯＳトランジスタ５６のゲートに接続される第２の入力端子、６３は第２の入力端子６２に第１の差動信号を成す他方の入力信号−ｖａを印加する第２の差動信号源、６４は第２の入力端子６２に所定の電圧を印加する定電圧源（第４の電圧源）である。
【００３８】
また、６５はドレインが電圧源５１に接続されるＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、６６はドレインがＮＭＯＳトランジスタ６５のソースに接続されるＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、６７はドレインがＮＭＯＳトランジスタ６６のソースに接続されるＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、６８はドレインがＮＭＯＳトランジスタ６６のソースに接続されるＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、６９はＮＭＯＳトランジスタ６５のゲートに接続される定電圧源（第５の電圧源）、７０はＮＭＯＳトランジスタ６６のゲートに接続される定電圧源（第６の電圧源）、７１はＮＭＯＳトランジスタ６７のゲートに接続される第３の入力端子、７２は第３の入力端子７１に第２の差動信号を成す一方の入力信号ｖｂを印加する第３の差動信号源、７３は第３の入力端子７１に所定の電圧を印加する定電圧源（第７の電圧源）、７４はＮＭＯＳトランジスタ６８のゲートに接続される第４の入力端子、７５は第４の入力端子７４に第２の差動信号を成す他方の入力信号−ｖｂを印加する第４の差動信号源、７６は第４の入力端子７４に所定の電圧を印加する定電圧源（第８の電圧源）である。
【００３９】
また、７７はドレインが電圧源５１に接続されゲートがＮＭＯＳトランジスタ５３のソースに接続されるＮＭＯＳトランジスタ（第９のＭＯＳトランジスタ）、７８はドレインがＮＭＯＳトランジスタ７７のソースに接続されゲートがＮＭＯＳトランジスタ６６のソースに接続されソースが接地部５２に接続されるＮＭＯＳトランジスタ（第１０のＭＯＳトランジスタ）、７９はドレインが電圧源５１に接続されゲートがＮＭＯＳトランジスタ６５のソースに接続されるＮＭＯＳトランジスタ（第１１のＭＯＳトランジスタ）、８０はドレインがＮＭＯＳトランジスタ７９のソースに接続されゲートがＮＭＯＳトランジスタ５４のソースに接続されソースが接地部５２に接続されるＮＭＯＳトランジスタ（第１２のＭＯＳトランジスタ）、８１はＮＭＯＳトランジスタ７７のソースとＮＭＯＳトランジスタ７８のドレインとの接続部位に接続される第１の出力端子、８２はＮＭＯＳトランジスタ７９のソースとＮＭＯＳトランジスタ８０のドレインとの接続部位に接続される第２の出力端子である。なお、図５に示される掛け算器において使用されるＮＭＯＳトランジスタ５３，５４，５５，５６，６５，６６，６７，６８，７７，７８，７９，８０については、相互コンダクタンスを均一化するためにそれぞれのバックゲートは当該トランジスタのソースに接続するものとする。また、バイアス用の電圧源として与えられる定電圧源５７，５８，６１，６４，６９，７０，７３，７６については、例えば電圧源５１の電源電圧を抵抗分割する等の種々の方法を用いて実現することが可能である。
【００４０】
また、図５に示される掛け算器においては、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６とを同一に形成するものとし、ＮＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８とを同一に形成するものとし、ＮＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７８とを同一に形成するものとし、ＮＭＯＳトランジスタ７９とＮＭＯＳトランジスタ８０とを同一に形成するものとする。また、定電圧源５７と定電圧源６９との電圧値を同一にし、定電圧源５８と定電圧源７０との電圧値を同一にし、定電圧源６１、定電圧源６４、定電圧源７３および定電圧源７６の電圧値を同一にするものとする。
【００４１】
次に、動作について説明する。図５において、定電圧源５７および定電圧源６９の電圧値をＶｇ１、定電圧源５８および定電圧源７０の電圧値をＶｇ２、定電圧源６１、定電圧源６４、定電圧源７３および定電圧源７６の電圧値をＶｇ、ＮＭＯＳトランジスタ５４のソース電位をＶａ、ＮＭＯＳトランジスタ５３のソース電位をＶａ’、ＮＭＯＳトランジスタ６６のソース電位をＶｂ、ＮＭＯＳトランジスタ６５のソース電位をＶｂ’、出力端子８１の電位をＶｏ、出力端子８２の電位をＶｏ’とする。また、定電圧源５７および定電圧源６９の電圧値と定電圧源５８および定電圧源７０の電圧値との差をＶｅ、すなわちＶｇ１＝Ｖｇ２＋Ｖｅとする。さらに、回路構成を考慮して、定電圧源５８および定電圧源７０の電圧値Ｖｇ２を式（２９）に示されるように設定する。式（２９）において、βは１以上の数として与えられるものである。また、式（２９）および定電圧源５８および定電圧源７０と定電圧源５７および定電圧源６９との電圧差に係る設定に基づいて、定電圧源５７および定電圧源６９の電圧値Ｖｇ１は式（３０）に示すように与えられる。
【数１０】
定電圧源５８の電圧値と定電圧源６１および定電圧源６４の電圧値との差がβ・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ５４のソース電位Ｖａは式（３１）に示すように与えられる。同様に、定電圧源７０の電圧値と定電圧源７３および定電圧源７６の電圧値との差がβ・Ｖｇであることから、ＮＭＯＳトランジスタ６６のソース電位Ｖｂは式（３２）に示すように与えられる。また、定電圧源５７の電圧値と定電圧源６１および定電圧源６４の電圧値との差がＶｅ＋β・Ｖｇであることから、式（１）〜式（１０）と同様の計算手順を経ることにより、ＮＭＯＳトランジスタ５３のソース電位Ｖａ’は式（３３）に示すように与えられる。同様に、定電圧源６９の電圧値と定電圧源７３および定電圧源７６の電圧値との差がＶｅ＋β・Ｖｇであることから、ＮＭＯＳトランジスタ６５のソース電位Ｖｂ’は式（３４）に示すように与えられる。ここで、式（３１）、式（３２）、式（３３）および式（３４）を得るためには、式（５）の条件を満たすこと、すなわちＮＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４のドレイン電流係数がＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６のドレイン電流係数の２倍であるとともに、ＮＭＯＳトランジスタ６５およびＮＭＯＳトランジスタ６６のドレイン電流係数がＮＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８のドレイン電流係数の２倍であることを前提とするものである。
【数１１】
次に、出力端子８１が開放されている、あるいは開放に近い状態にあるものとすると、式（２１）および式（２２）と同様の計算手順を経ることにより、Ｖｏ＝Ｖａ’−Ｖｂとなり、出力端子８１の電位Ｖｏは式（３５）に示すように与えられる。また、出力端子８２が開放されている、あるいは開放に近い状態にあるものとすると、式（２１）および式（２２）と同様の計算手順を経ることにより、Ｖｏ’＝Ｖｂ’−Ｖａとなり、出力端子８２の電位Ｖｏ’は式（３６）に示すように与えられる。式（３５）および式（３６）から明らかなように、出力端子８１および出力端子８２におけるバイアス電圧は、定電圧源５７および定電圧源６９の電圧値と定電圧源５８および定電圧源７０の電圧値との電圧差Ｖｅに等しくなる。したがって、電圧差Ｖｅを電源電圧値Ｖｄｄの半分となるように設定すれば、掛け算器の出力部におけるバイアス電圧をＶｄｄ／２とすることができて、最も大きなダイナミックレンジを得ることができるようになる。
【数１２】
式（３５）および式（３６）に示されるように、出力端子８１および出力端子８２において、第１の入力信号ｖａの２乗と第２の入力信号ｖｂの２乗との差に比例する電圧信号が差動出力として得られることが分かる。また、式（２３）について、式（２５）〜式（２８）を用いて解析したのと同様に、式（３５）および式（３６）を解析することで、図５に示される掛け算器が、入力信号ｖａ，ｖｂを構成する２信号の周波数変換および位相検波を成し得る特性を備えて、ミキサーとしての機能を有することが分かる。さらに、この実施の形態３においても、出力信号における交流成分について、式（２７）および式（２８）と同様の式を得ることができるので、出力部において交流成分に起因して発生するＤＣオフセットを除去することができる。さらに、図５に示される掛け算器では、使用されるＭＯＳトランジスタのすべてがＮＭＯＳトランジスタとして与えられるシングルチャネル構成を有しているので、製造バラツキに起因する誤差が相殺されて、バイアス電圧や交流成分の変動を抑えて回路動作を安定化させることが可能となる。
【００４５】
以上のように、この実施の形態３によれば、ＮＭＯＳトランジスタ５３，５４，５５，５６，６５，６６，６７，６８，７７，７８，７９，８０と、ＮＭＯＳトランジスタ５３，５４，５５，５６，６５，６６，６７，６８のゲートにそれぞれ接続される定電圧源５７，５８，６１，６４，６９，７０，７３，７６とを備え、定電圧源６１，６４，７３，７６の電圧値が同一とされ、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６とが同一に形成され、ＮＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８とが同一に形成され、ＮＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７８とが同一に形成され、ＮＭＯＳトランジスタ７９とＮＭＯＳトランジスタ８０とが同一に形成されるように構成したので、ＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６のゲートに第１の差動信号を入力するとともにＮＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８のゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力を差動信号として得ることができるとともに、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。なお、この実施の形態３においては、ＮＭＯＳトランジスタ５５とＮＭＯＳトランジスタ５６、ＮＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８、ＮＭＯＳトランジスタ７７とＮＭＯＳトランジスタ７８、ＮＭＯＳトランジスタ７９とＮＭＯＳトランジスタ８０とをそれぞれ同一に形成するものとしているが、実施の形態１と同様にそれぞれドレイン電流係数が互いに等しくなるように形成することで、上記の効果を奏する掛け算器を得ることができる。
【００４６】
また、ＮＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５４がＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、ＮＭＯＳトランジスタ６５およびＮＭＯＳトランジスタ６６がＮＭＯＳトランジスタ６７およびＮＭＯＳトランジスタ６８のドレイン電流係数の２倍のドレイン電流係数を有するように形成され、定電圧源５７と定電圧源６９とが同一の電圧値を有し、定電圧源５８と定電圧源７０とが同一の電圧値を有し、定電圧源５７および定電圧源６９の電圧値と定電圧源５８および定電圧源７０の電圧値との電圧差が電圧源５１の電源電圧値の半分のＶｄｄ／２となるように構成したので、出力部におけるバイアス電圧をＶｄｄ／２とすることができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００４７】
なお、この実施の形態３においては、ＮＭＯＳトランジスタのみを用いて掛け算器を構成しているが、ＰＭＯＳトランジスタのみを用いても同様の掛け算器を構成することが可能である。図６は、この発明の実施の形態３による掛け算器の変形例の構成を示す回路図である。図６において、図５に示された掛け算器の構成要素と同等の作用を奏する構成要素にはダッシュを付記した同一の符号を付することで対応関係を明示するものとする。例えば、ＰＭＯＳトランジスタ５３’、ＰＭＯＳトランジスタ５４’、ＰＭＯＳトランジスタ５５’およびＰＭＯＳトランジスタ５６’は、それぞれＮＭＯＳトランジスタ５３、ＮＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５６と同等の作用を奏する構成要素として与えられるものである。また、図５に示される掛け算器と同様に、定電圧源６１’および定電圧源７３’は同一の電圧値を有し、定電圧源５７’および定電圧源６９’は同一の電圧値を有し、定電圧源５８’および定電圧源７０’は同一の電圧値を有する。また、ＰＭＯＳトランジスタ５５’とＰＭＯＳトランジスタ５６’とは同一に形成されるとともに、ＰＭＯＳトランジスタ５３’およびＰＭＯＳトランジスタ５４’はＰＭＯＳトランジスタ５５’，５６’のドレイン電流係数の２倍のドレイン電流係数を有するように形成される。また、ＰＭＯＳトランジスタ６７’とＰＭＯＳトランジスタ６８’とは同一に形成されるとともに、ＰＭＯＳトランジスタ６５’およびＰＭＯＳトランジスタ６６’はＰＭＯＳトランジスタ６７’，６８’のドレイン電流係数の２倍のドレイン電流係数を有するように形成される。さらに、ＰＭＯＳトランジスタ７７’とＰＭＯＳトランジスタ７８’とは同一に形成されるとともに、ＰＭＯＳトランジスタ７９’とＰＭＯＳトランジスタ８０’とは同一に形成される。なお、それぞれの定電圧源に付記された電圧値は出力端子８１’および出力端子８２’におけるバイアス電圧をＶｄｄ／２とするように設置する際の電圧値を示すものである。
【００４８】
なお、上記の実施の形態１から実施の形態３により説明される掛け算器は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲の記載により定められるものであり、特許請求の範囲に記載された技術的範囲内において種々の設計的変更が可能である。
【００４９】
【発明の効果】
以上のように、この発明によれば、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第１，第２，第３のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３の電圧源とを有して構成され、第２のＭＯＳトランジスタと第３のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、第２の電圧源の電圧値と第３の電圧源の電圧値とがおおよそ同一とされ、第１のＭＯＳトランジスタから第３のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたので、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。
【００５０】
この発明によれば、上記構成において、第１のＭＯＳトランジスタが第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第２の電圧源および第３の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値となるように構成したので、出力部におけるバイアス電圧をおおよそ電源電圧の半分の電圧値に設定することができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００５１】
この発明によれば、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第４のＭＯＳトランジスタと、第４のＭＯＳトランジスタのソースにドレインが接続される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第７のＭＯＳトランジスタと、第７のＭＯＳトランジスタのソースにドレインが接続され第４のＭＯＳトランジスタのソースにゲートが接続される第８のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６の電圧源とを有して構成され、第２，第３，第５，第６の電圧源の電圧値がおおよそ同一とされ、第２，第３のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第８のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたので、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのゲートに第１の差動信号を入力するとともに第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタのゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。
【００５２】
この発明によれば、上記の構成において、第１のＭＯＳトランジスタが第２，第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第４のＭＯＳトランジスタが第５，第６のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第４の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値となるように構成したので、出力部におけるバイアス電圧をおおよそ電源電圧の半分の電圧値に設定することができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【００５３】
この発明によれば、第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタと、第２のＭＯＳトランジスタのソースにドレインが接続される第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、第５のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにドレインが接続される第６のＭＯＳトランジスタと、第６のＭＯＳトランジスタのソースにドレインが接続される第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースにゲートが接続される第９のＭＯＳトランジスタと、第９のＭＯＳトランジスタのソースにドレインが接続され第６のＭＯＳトランジスタのソースにゲートが接続される第１０のＭＯＳトランジスタと、第５のＭＯＳトランジスタのソースにゲートが接続される第１１のＭＯＳトランジスタと、第１１のＭＯＳトランジスタのソースにドレインが接続され第２のＭＯＳトランジスタのソースにゲートが接続される第１２のＭＯＳトランジスタと、第１，第２，第３，第４，第５，第６，第７，第８のＭＯＳトランジスタのゲートにそれぞれ接続される第１，第２，第３，第４，第５，第６，第７，第８の電圧源とを有して構成され、第３，第４，第７，第８の電圧源の電圧値がおおよそ同一とされ、第３，第４のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第７，第８のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第９，第１０のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１１，第１２のＭＯＳトランジスタがおおよそ同一のドレイン電流係数を有するように形成され、第１のＭＯＳトランジスタから第１２のＭＯＳトランジスタのすべてが同種のＭＯＳトランジスタとして与えられるようにしたので、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのゲートに第１の差動信号を入力するとともに第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタのゲートに第２の差動信号を入力することで掛け算器として動作し、簡単な構成によっても回路動作を安定化させて消費電力を低減することができるという効果を奏する。また、掛け算器の出力を差動信号として得ることができるとともに、掛け算器の出力部において交流成分に起因して発生するＤＣオフセットを除去することができるという効果を奏する。さらに、電圧出力を得るためにカレントミラー等を付加する必要がないので、良好な周波数特性を得ることができるという効果を奏する。
【００５４】
この発明によれば、上記の構成において、第１，第２のＭＯＳトランジスタが第３，第４のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第５，第６のＭＯＳトランジスタが第７，第８のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１，第５の電圧源の電圧値がおおよそ同一とされ、第２，第６の電圧源の電圧値がおおよそ同一とされ、第１，第５の電圧源の電圧値と第２，第６の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値となるように構成したので、出力部におけるバイアス電圧をおおよそ電源電圧の半分の電圧値に設定することができて、大きなダイナミックレンジを得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１による掛け算器の構成を示す回路図である。
【図２】この発明の実施の形態１による掛け算器の変形例の構成を示す回路図である。
【図３】この発明の実施の形態２による掛け算器の構成を示す回路図である。
【図４】この発明の実施の形態２による掛け算器の変形例の構成を示す回路図である。
【図５】この発明の実施の形態３による掛け算器の構成を示す回路図である。
【図６】この発明の実施の形態３による掛け算器の変形例の構成を示す回路図である。
【図７】従来のＭＯＳトランジスタを用いた掛け算器の例を示す回路図である。
【符号の説明】
１，２１，５１ 電圧源、２，２２，５２ 接地部、３ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、４ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、６ 定電圧源（第１の電圧源）、７，１０ 入力端子、８，１１ 差動信号源、９ 定電圧源（第２の電圧源）、１２ 定電圧源（第３の電圧源）、１３ 出力端子、２３ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、２４ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、２５ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、２６ 定電圧源（第１の電圧源）、２７，３０，３７，４０ 入力端子、２８，３１ 第１の差動信号源、２９ 定電圧源（第２の電圧源）、３２ 定電圧源（第３の電圧源）、３３ ＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、３４ ＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、３５ ＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、３６ 定電圧源（第４の電圧源）、３８，４１ 第２の差動信号源、３９ 定電圧源（第５の電圧源）、４２ 定電圧源（第６の電圧源）、４３ ＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、４４ ＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、４５ 出力端子、５３ ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、５４ ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）、５５ ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）、５６ ＮＭＯＳトランジスタ（第４のＭＯＳトランジスタ）、５７ 定電圧源（第１の電圧源）、５８ 定電圧源（第２の電圧源）、５９，６２，７１，７４ 入力端子、６０，６３ 第１の差動信号源、６１ 定電圧源（第３の電圧源）、６４ 定電圧源（第４の電圧源）、６５ ＮＭＯＳトランジスタ（第５のＭＯＳトランジスタ）、６６ ＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）、６７ ＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）、６８ ＮＭＯＳトランジスタ（第８のＭＯＳトランジスタ）、６９ 定電圧源（第５の電圧源）、７０ 定電圧源（第６の電圧源）、７２，７５ 第２の差動信号源、７３ 定電圧源（第７の電圧源）、７６ 定電圧源（第８の電圧源）、７７ ＮＭＯＳトランジスタ（第９のＭＯＳトランジスタ）、７８ ＮＭＯＳトランジスタ（第１０のＭＯＳトランジスタ）、７９ ＮＭＯＳトランジスタ（第１１のＭＯＳトランジスタ）、８０ ＮＭＯＳトランジスタ（第１２のＭＯＳトランジスタ）、８１，８２ 出力端子
Claims (6)
- 第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにドレインが接続される第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに接続される第１の電圧源と、前記第２のＭＯＳトランジスタのゲートに接続される第２の電圧源と、前記第３のＭＯＳトランジスタのゲートに接続される第３の電圧源とを有して構成され、
前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、前記第２の電圧源の電圧値と前記第３の電圧源の電圧値とがおおよそ同一とされ、前記第１のＭＯＳトランジスタから前記第３のＭＯＳトランジスタのすべてが、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタとして与えられることを特徴とする掛け算器。 - 第１のＭＯＳトランジスタが第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第２の電圧源および第３の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされることを特徴とする請求項１記載の掛け算器。
- 第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタと、第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタのソースにドレインが接続される第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにゲートが接続される第７のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのソースにドレインが接続され前記第４のＭＯＳトランジスタのソースにゲートが接続される第８のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに接続される第１の電圧源と、前記第２のＭＯＳトランジスタのゲートに接続される第２の電圧源と、前記第３のＭＯＳトランジスタのゲートに接続される第３の電圧源と、前記第４のＭＯＳトランジスタのゲートに接続される第４の電圧源と、前記第５のＭＯＳトランジスタのゲートに接続される第５の電圧源と、前記第６のＭＯＳトランジスタのゲートに接続される第６の電圧源とを有して構成され、
前記第２の電圧源の電圧値、前記第３の電圧源の電圧値、前記第５の電圧源の電圧値および前記第６の電圧源の電圧値がおおよそ同一とされ、
前記第２のＭＯＳトランジスタと前記第３のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、前記第５のＭＯＳトランジスタと前記第６のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、前記第７のＭＯＳトランジスタと前記第８のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、
前記第１のＭＯＳトランジスタから前記第８のＭＯＳトランジスタのすべてが、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタとして与えられることを特徴とする掛け算器。 - 第１のＭＯＳトランジスタが第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第４のＭＯＳトランジスタが第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第１の電圧源の電圧値と第４の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされることを特徴とする請求項３記載の掛け算器。
- 第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにドレインが接続される第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのソースにドレインが接続される第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、第５のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのソースにドレインが接続される第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのソースにドレインが接続される第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースにゲートが接続される第９のＭＯＳトランジスタと、前記第９のＭＯＳトランジスタのソースにドレインが接続され前記第６のＭＯＳトランジスタのソースにゲートが接続される第１０のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのソースにゲートが接続される第１１のＭＯＳトランジスタと、前記第１１のＭＯＳトランジスタのソースにドレインが接続され前記第２のＭＯＳトランジスタのソースにゲートが接続される第１２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに接続される第１の電圧源と、前記第２のＭＯＳトランジスタのゲートに接続される第２の電圧源と、前記第３のＭＯＳトランジスタのゲートに接続される第３の電圧源と、前記第４のＭＯＳトランジスタのゲートに接続される第４の電圧源と、前記第５のＭＯＳトランジスタのゲートに接続される第５の電圧源と、前記第６のＭＯＳトランジスタのゲートに接続される第６の電圧源と、前記第７のＭＯＳトランジスタのゲートに接続される第７の電圧源と、前記第８のＭＯＳトランジスタのゲートに接続される第８の電圧源とを有して構成され、
前記第３の電圧源の電圧値、前記第４の電圧源の電圧値、前記第７の電圧源の電圧値および前記第８の電圧源の電圧値がおおよそ同一とされ、
前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、前記第７のＭＯＳトランジスタと前記第８のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、前記第９のＭＯＳトランジスタと前記第１０のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、前記第１１のＭＯＳトランジスタと前記第１２のＭＯＳトランジスタとがおおよそ同一のドレイン電流係数を有するように形成され、
前記第１のＭＯＳトランジスタから前記第１２のＭＯＳトランジスタのすべてが、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタとして与えられることを特徴とする掛け算器。 - 第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタが第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタが第７のＭＯＳトランジスタおよび第８のＭＯＳトランジスタのドレイン電流係数のおおよそ２倍のドレイン電流係数を有するように形成され、
第１の電圧源の電圧値と第５の電圧源の電圧値とがおおよそ同一とされ、第２の電圧源の電圧値と第６の電圧源の電圧値とがおおよそ同一とされ、前記第１の電圧源および前記第５の電圧源の電圧値と前記第２の電圧源および前記第６の電圧源の電圧値との電圧差が電源電圧値のおおよそ半分の電圧値とされることを特徴とする請求項５記載の掛け算器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391355A JP3578136B2 (ja) | 2001-12-25 | 2001-12-25 | 掛け算器 |
| PCT/JP2002/012557 WO2003056497A1 (fr) | 2001-12-25 | 2002-11-29 | Multiplicateur |
| EP02783712A EP1460574A4 (en) | 2001-12-25 | 2002-11-29 | MULTIPLIER |
| US10/499,867 US7321253B2 (en) | 2001-12-25 | 2002-11-29 | Multiplier |
| CNB028261291A CN1287319C (zh) | 2001-12-25 | 2002-11-29 | 乘法器 |
| KR10-2004-7009964A KR20040068979A (ko) | 2001-12-25 | 2002-11-29 | 곱셈기 |
| TW091135461A TWI244262B (en) | 2001-12-25 | 2002-12-06 | Multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001391355A JP3578136B2 (ja) | 2001-12-25 | 2001-12-25 | 掛け算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003196578A JP2003196578A (ja) | 2003-07-11 |
| JP3578136B2 true JP3578136B2 (ja) | 2004-10-20 |
Family
ID=19188510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001391355A Expired - Fee Related JP3578136B2 (ja) | 2001-12-25 | 2001-12-25 | 掛け算器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7321253B2 (ja) |
| EP (1) | EP1460574A4 (ja) |
| JP (1) | JP3578136B2 (ja) |
| KR (1) | KR20040068979A (ja) |
| CN (1) | CN1287319C (ja) |
| TW (1) | TWI244262B (ja) |
| WO (1) | WO2003056497A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101124116B1 (ko) * | 2004-02-13 | 2012-03-21 | 더 리전트 오브 더 유니버시티 오브 캘리포니아 | 증폭기용 적응형 바이어스 전류 회로 및 방법 |
| WO2007137229A2 (en) * | 2006-05-19 | 2007-11-29 | California Institute Of Technology | Digital and analog im3 product compensation circuits for an rf receiver |
| US20080094107A1 (en) * | 2006-10-20 | 2008-04-24 | Cortina Systems, Inc. | Signal magnitude comparison apparatus and methods |
| TW200908540A (en) * | 2007-08-02 | 2009-02-16 | Univ Nat Central | Wideband cascade mixer |
| TWI406177B (zh) * | 2010-01-11 | 2013-08-21 | Richtek Technology Corp | 混合式寬範圍乘法器及其方法 |
| CN101833433B (zh) * | 2010-05-04 | 2011-11-16 | 宁波大学 | 一种三值绝热低功耗乘法器单元及乘法器 |
| JP6238400B2 (ja) * | 2013-09-06 | 2017-11-29 | 株式会社デンソー | 高調波ミキサ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546275A (en) * | 1983-06-02 | 1985-10-08 | Georgia Tech Research Institute | Quarter-square analog four-quadrant multiplier using MOS integrated circuit technology |
| JP3106584B2 (ja) | 1991-08-14 | 2000-11-06 | 日本電気株式会社 | 掛算回路 |
| JP2841978B2 (ja) * | 1991-10-30 | 1998-12-24 | 日本電気株式会社 | 周波数逓倍・ミキサ回路 |
| JP2884869B2 (ja) * | 1991-12-12 | 1999-04-19 | 日本電気株式会社 | 周波数ミキサ回路 |
| US5606738A (en) * | 1994-02-24 | 1997-02-25 | Nippon Telegraph And Telephone Corp. | Frequency conversion circuit with linear feedback |
| JP2555990B2 (ja) | 1994-08-03 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
| JPH0969730A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 周波数ミキサ回路 |
| GB2306820B (en) * | 1995-10-18 | 1999-11-10 | Murata Manufacturing Co | Mixer |
| US5872446A (en) * | 1997-08-12 | 1999-02-16 | International Business Machines Corporation | Low voltage CMOS analog multiplier with extended input dynamic range |
| US6469564B1 (en) * | 1998-04-14 | 2002-10-22 | Minebea Co., Ltd. | Circuit simulating a diode |
| US6573760B1 (en) * | 1998-12-28 | 2003-06-03 | Agere Systems Inc. | Receiver for common mode data signals carried on a differential interface |
| US6466775B1 (en) * | 1999-12-20 | 2002-10-15 | Intel Corporation | Radio-frequency mixer for wireless applications |
| US6388501B2 (en) * | 2000-04-17 | 2002-05-14 | Prominenet Communications Inc. | MOSFET mixer for low supply voltage |
-
2001
- 2001-12-25 JP JP2001391355A patent/JP3578136B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-29 CN CNB028261291A patent/CN1287319C/zh not_active Expired - Fee Related
- 2002-11-29 EP EP02783712A patent/EP1460574A4/en not_active Withdrawn
- 2002-11-29 KR KR10-2004-7009964A patent/KR20040068979A/ko not_active Application Discontinuation
- 2002-11-29 WO PCT/JP2002/012557 patent/WO2003056497A1/ja active Application Filing
- 2002-11-29 US US10/499,867 patent/US7321253B2/en not_active Expired - Fee Related
- 2002-12-06 TW TW091135461A patent/TWI244262B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1287319C (zh) | 2006-11-29 |
| EP1460574A4 (en) | 2005-03-23 |
| JP2003196578A (ja) | 2003-07-11 |
| CN1608272A (zh) | 2005-04-20 |
| KR20040068979A (ko) | 2004-08-02 |
| TW200301620A (en) | 2003-07-01 |
| US7321253B2 (en) | 2008-01-22 |
| EP1460574A1 (en) | 2004-09-22 |
| WO2003056497A1 (fr) | 2003-07-10 |
| US20050173767A1 (en) | 2005-08-11 |
| TWI244262B (en) | 2005-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040622 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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