JP2555990B2 - マルチプライヤ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、２つのアナログ信号を
乗算する４象限のマルチプライヤに係り、特に半導体集
積回路上に形成されるＭＯＳトランジスタやバイポーラ
トランジスタで構成されるマルチプライヤに関する。
乗算する４象限のマルチプライヤに係り、特に半導体集
積回路上に形成されるＭＯＳトランジスタやバイポーラ
トランジスタで構成されるマルチプライヤに関する。
【０００２】
【従来の技術】アナログ信号処理においては、マルチプ
ライヤは欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。
ライヤは欠くことのできないファンクション・ブロック
であるが、近時集積回路の超微細化が進み、それに伴い
集積回路の電源電圧も５Ｖから３．３Ｖあるいは３Ｖへ
と低電圧化してきており、低電圧回路技術の必要性が一
層高まってきている。
【０００３】また、ＣＭＯＳプロセスは、ＬＳＩ化に最
適のプロセスとして広く認められるようになってきてい
るので、ＣＭＯＳプロセスでマルチプライヤを実現する
ための回路技術が求められている。
適のプロセスとして広く認められるようになってきてい
るので、ＣＭＯＳプロセスでマルチプライヤを実現する
ための回路技術が求められている。
【０００４】
【発明が解決しようとする課題】しかし、従来のマルチ
プライヤは、原理的に低電圧動作が可能でなく、回路的
な限界がある。そこで、本発明者（木村）は、低電圧動
作が可能で、かつ、直線性の良い入力電圧範囲を広くで
きる４象限のマルチプライヤを各種提案してきた(IEICE
Transactions on Electronics,VOL.E76-C,No.5,pp.714
-737,May 1993)が、動作入力電圧範囲は広いほど望まし
いことから、その後鋭意検討を重ねてきた。
プライヤは、原理的に低電圧動作が可能でなく、回路的
な限界がある。そこで、本発明者（木村）は、低電圧動
作が可能で、かつ、直線性の良い入力電圧範囲を広くで
きる４象限のマルチプライヤを各種提案してきた(IEICE
Transactions on Electronics,VOL.E76-C,No.5,pp.714
-737,May 1993)が、動作入力電圧範囲は広いほど望まし
いことから、その後鋭意検討を重ねてきた。
【０００５】本発明の目的は、低電圧動作が可能で、か
つ、直線性の良い入力電圧範囲を広くできる４象限のマ
ルチプライヤを提供することにある。
つ、直線性の良い入力電圧範囲を広くできる４象限のマ
ルチプライヤを提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に本発明のマルチプライヤは次の如き構成を有する。即
ち、第１発明のマルチプライヤは、第１の信号と第２の
信号の逆相とが差動入力する第１のＭＯＳ２乗回路の出
力電流と、第１の信号と第２の信号とが差動入力する第
２のＭＯＳ２乗回路の出力電流との差を出力するマルチ
プライヤにおいて； ２つのＭＯＳ２乗回路は、それぞ
れ、差動対を構成する一方のトランジスタのドレイン電
流に等しい電流と定電流との和で駆動される差動回路を
２つ有し、この２つの差動回路の出力電流の和電流を出
力する； ことを特徴とするものである。
に本発明のマルチプライヤは次の如き構成を有する。即
ち、第１発明のマルチプライヤは、第１の信号と第２の
信号の逆相とが差動入力する第１のＭＯＳ２乗回路の出
力電流と、第１の信号と第２の信号とが差動入力する第
２のＭＯＳ２乗回路の出力電流との差を出力するマルチ
プライヤにおいて； ２つのＭＯＳ２乗回路は、それぞ
れ、差動対を構成する一方のトランジスタのドレイン電
流に等しい電流と定電流との和で駆動される差動回路を
２つ有し、この２つの差動回路の出力電流の和電流を出
力する； ことを特徴とするものである。
【０００７】また、第２発明のマルチプライヤは、第１
の信号と第２の信号の逆相とが差動入力する第１のバイ
ポーラ２乗回路の出力電流と、第１の信号と第２の信号
とが差動入力する第２のバイポーラ２乗回路の出力電流
との差を出力するマルチプライヤにおいて； ２つのバ
イポーラ２乗回路は、それぞれ、差動対を構成する一方
のトランジスタのコレクタ電流に等しい電流と定電流と
の和で駆動される差動回路を２つ有し、この２つの差動
回路の出力電流の和電流を出力する； ことを特徴とす
るものである。
の信号と第２の信号の逆相とが差動入力する第１のバイ
ポーラ２乗回路の出力電流と、第１の信号と第２の信号
とが差動入力する第２のバイポーラ２乗回路の出力電流
との差を出力するマルチプライヤにおいて； ２つのバ
イポーラ２乗回路は、それぞれ、差動対を構成する一方
のトランジスタのコレクタ電流に等しい電流と定電流と
の和で駆動される差動回路を２つ有し、この２つの差動
回路の出力電流の和電流を出力する； ことを特徴とす
るものである。
【０００８】
【作用】次に、前記の如く構成される本発明のマルチプ
ライヤの作用を説明する。本発明では、２つの信号の和
信号の２乗と差信号の２乗との差を取れば２つの信号の
積の項が得られる点に着目して２つの２乗回路を設ける
が、各２乗回路を横一列配置となる２つの差動回路で構
成し、この２つの差動回路をそれぞれの差動対を構成す
る一方のトランジスタの出力電流（ドレイン電流または
コレクタ電流）と等しい電流と定電流との和電流で駆動
し、その差動対の一方のトランジスタの出力電流が２乗
特性（第１発明）または指数特性（第２発明）を持つよ
うにし、この２つの差動回路の出力電流の和電流を出力
するようにしてある。
ライヤの作用を説明する。本発明では、２つの信号の和
信号の２乗と差信号の２乗との差を取れば２つの信号の
積の項が得られる点に着目して２つの２乗回路を設ける
が、各２乗回路を横一列配置となる２つの差動回路で構
成し、この２つの差動回路をそれぞれの差動対を構成す
る一方のトランジスタの出力電流（ドレイン電流または
コレクタ電流）と等しい電流と定電流との和電流で駆動
し、その差動対の一方のトランジスタの出力電流が２乗
特性（第１発明）または指数特性（第２発明）を持つよ
うにし、この２つの差動回路の出力電流の和電流を出力
するようにしてある。
【０００９】従って、本発明によれば、低電圧動作が可
能で、かつ、直線性の良い入力電圧範囲を広くできる４
象限のマルチプライヤを提供することができる。
能で、かつ、直線性の良い入力電圧範囲を広くできる４
象限のマルチプライヤを提供することができる。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明のマルチプライヤの基本概念図で
ある。図１において、本発明のマルチプライヤは、第１
の信号（電圧Ｖx)と第２の信号の逆相（電圧−Ｖy)とが
差動入力する第１の２乗回路１の出力電流と、第１の信
号（電圧Ｖx)と第２の信号（電圧Ｖy)とが差動入力する
第２の２乗回路２の出力電流との差を出力するものであ
る。
する。図１は、本発明のマルチプライヤの基本概念図で
ある。図１において、本発明のマルチプライヤは、第１
の信号（電圧Ｖx)と第２の信号の逆相（電圧−Ｖy)とが
差動入力する第１の２乗回路１の出力電流と、第１の信
号（電圧Ｖx)と第２の信号（電圧Ｖy)とが差動入力する
第２の２乗回路２の出力電流との差を出力するものであ
る。
【００１１】このように２乗回路を２つ用いてマルチプ
ライヤを実現する方法は、クォータスクェア技術と呼ば
れ、数式１に示す恒等式で線形動作が補償されている。
但し、数式１において、κはトランスコンダクタンスパ
ラメータである。
ライヤを実現する方法は、クォータスクェア技術と呼ば
れ、数式１に示す恒等式で線形動作が補償されている。
但し、数式１において、κはトランスコンダクタンスパ
ラメータである。
【００１２】
【数１】ΔＩ＝κ（Ｖx ＋Ｖy)2 −κ（Ｖx −Ｖy)2 ＝
４κＶx Ｖy
４κＶx Ｖy
【００１３】以下、２乗回路の具体的な構成を説明す
る。本発明では、各２乗回路を２つの差動回路で構成す
る。図２は、ＭＯＳトランジスタで構成した２乗回路で
ある。図２において、一方の差動回路の差動対（Ｍ１、
Ｍ２）では、Ｍ１はドレインが電源ＶＤＤに直接接続さ
れ、Ｍ２のドレインと電源ＶＤＤとの間にカレントミラ
ー回路（Ｍ５、Ｍ６）が設けられ、この差動対（Ｍ１、
Ｍ２）の共通接続ソースとアース間に定電流源Ｉ0 とカ
レントミラー回路（Ｍ７、Ｍ８、Ｍ９）が設けられ、差
動対の一方のトランジスタＭ２とカレントミラー回路
（Ｍ５、Ｍ６）と同（Ｍ７、Ｍ８）とで電流ブーストラ
ッピング・ループを形成している。なおＭ９は、カレン
トミラー回路の出力側トランジスタである。
る。本発明では、各２乗回路を２つの差動回路で構成す
る。図２は、ＭＯＳトランジスタで構成した２乗回路で
ある。図２において、一方の差動回路の差動対（Ｍ１、
Ｍ２）では、Ｍ１はドレインが電源ＶＤＤに直接接続さ
れ、Ｍ２のドレインと電源ＶＤＤとの間にカレントミラ
ー回路（Ｍ５、Ｍ６）が設けられ、この差動対（Ｍ１、
Ｍ２）の共通接続ソースとアース間に定電流源Ｉ0 とカ
レントミラー回路（Ｍ７、Ｍ８、Ｍ９）が設けられ、差
動対の一方のトランジスタＭ２とカレントミラー回路
（Ｍ５、Ｍ６）と同（Ｍ７、Ｍ８）とで電流ブーストラ
ッピング・ループを形成している。なおＭ９は、カレン
トミラー回路の出力側トランジスタである。
【００１４】他方の差動回路についても同様であって、
差動対（Ｍ３、Ｍ４）では、Ｍ４はドレインが電源ＶＤ
Ｄに直接接続され、Ｍ３のドレインと電源ＶＤＤとの間
にカレントミラー回路（Ｍ１０、Ｍ１１）が設けられ、
この差動対（Ｍ３、Ｍ４）の共通接続ソースとアース間
に定電流源Ｉ0 とカレントミラー回路（Ｍ１２、Ｍ１
３、Ｍ１４）が設けられ、差動対の一方のトランジスタ
Ｍ３とカレントミラー回路（Ｍ１０、Ｍ１１）と同（Ｍ
１２、Ｍ１３）とで電流ブーストラッピング・ループを
形成している。なお、Ｍ１４は、カレントミラー回路の
出力側トランジスタである。
差動対（Ｍ３、Ｍ４）では、Ｍ４はドレインが電源ＶＤ
Ｄに直接接続され、Ｍ３のドレインと電源ＶＤＤとの間
にカレントミラー回路（Ｍ１０、Ｍ１１）が設けられ、
この差動対（Ｍ３、Ｍ４）の共通接続ソースとアース間
に定電流源Ｉ0 とカレントミラー回路（Ｍ１２、Ｍ１
３、Ｍ１４）が設けられ、差動対の一方のトランジスタ
Ｍ３とカレントミラー回路（Ｍ１０、Ｍ１１）と同（Ｍ
１２、Ｍ１３）とで電流ブーストラッピング・ループを
形成している。なお、Ｍ１４は、カレントミラー回路の
出力側トランジスタである。
【００１５】同一チップ上では素子間の整合性は良いと
仮定し、チャネル長変調と基板効果を無視すると、飽和
領域で動作するＭＯＳトランジスタのドレイン電流ＩDi
とゲート・ソース間電圧ＶGSi との関係は、２乗則に従
うものとすれば、数式２で示される。但し、数式２にお
いて、βはトランスコンダクタンス・パラメータであ
り、キャリアの実効モビリティをμ、単位面積当たりの
ゲート酸化膜容量をＣOX、ゲート幅をＷ、ゲート長をＬ
として、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。またＶ
THはスレッショルド電圧である。
仮定し、チャネル長変調と基板効果を無視すると、飽和
領域で動作するＭＯＳトランジスタのドレイン電流ＩDi
とゲート・ソース間電圧ＶGSi との関係は、２乗則に従
うものとすれば、数式２で示される。但し、数式２にお
いて、βはトランスコンダクタンス・パラメータであ
り、キャリアの実効モビリティをμ、単位面積当たりの
ゲート酸化膜容量をＣOX、ゲート幅をＷ、ゲート長をＬ
として、β＝μ（ＣOX／２）（Ｗ／Ｌ）である。またＶ
THはスレッショルド電圧である。
【００１６】
【数２】 ＩDi＝β（ＶDSi −ＶTH)2 （ＶDSi ≧ＶTH）
【００１７】一方、テール電流ＩSSで駆動されるＭＯＳ
差動対の差動出力電流ΔＩD は、数式３のように表せ
る。
差動対の差動出力電流ΔＩD は、数式３のように表せ
る。
【００１８】
【数３】
【００１９】ここに、ΔＩD ＝ＩD1−ＩD2＝Ｉ0 −
ＩD2、ＩSS＝Ｉ0 ＋ＩD2であるから、これを数式３に代
入してＩD2を求めると、数式４となる。
ＩD2、ＩSS＝Ｉ0 ＋ＩD2であるから、これを数式３に代
入してＩD2を求めると、数式４となる。
【００２０】
【数４】
【００２１】要するに、２つの差動回路のそれぞれは、
差動対（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）を構成する一方の
トランジスタ（Ｍ２、Ｍ３）のドレイン電流と等しい電
流（ダイナミックバイアス電流と称する）と定電流Ｉ0
との和電流で駆動されるが、一方の差動対（Ｍ１、Ｍ
２）での一方のトランジスタＭ２のドレイン電流（ダイ
ナミックバイアス電流）ＩD2は、２乗特性となっている
のである。
差動対（Ｍ１、Ｍ２）（Ｍ３、Ｍ４）を構成する一方の
トランジスタ（Ｍ２、Ｍ３）のドレイン電流と等しい電
流（ダイナミックバイアス電流と称する）と定電流Ｉ0
との和電流で駆動されるが、一方の差動対（Ｍ１、Ｍ
２）での一方のトランジスタＭ２のドレイン電流（ダイ
ナミックバイアス電流）ＩD2は、２乗特性となっている
のである。
【００２２】この数式４は、前記数式３で表されるＭＯ
Ｓトランジスタのゲート・ソース間電圧とドレイン電流
との関係式において、ゲート・ソース間電圧ＶGSi を差
動入力電圧Ｖi に置換し、スレッショルド電圧ＶTHを√
（Ｉ0 ／β）に置換したものである。即ち、数式４は、
全て電気的にプログラムできるパラメータで表されてい
るのであり、回路設計が可能で、ＬＳＩ化に適した２乗
回路を構成できることを示しているのである。
Ｓトランジスタのゲート・ソース間電圧とドレイン電流
との関係式において、ゲート・ソース間電圧ＶGSi を差
動入力電圧Ｖi に置換し、スレッショルド電圧ＶTHを√
（Ｉ0 ／β）に置換したものである。即ち、数式４は、
全て電気的にプログラムできるパラメータで表されてい
るのであり、回路設計が可能で、ＬＳＩ化に適した２乗
回路を構成できることを示しているのである。
【００２３】従って、図２に示すように、入力信号を２
つの差動回路に逆相で印加し、即ちＭ１とＭ３の共通接
続ゲートに入力信号の一方の極性を印加し、Ｍ２とＭ４
の共通接続ゲートに入力信号の他方の極性を印加し、２
つの差動回路の出力電流の和をとれば、具体的には出力
端（Ｍ９とＭ１４のドレイン）を共通接続すれば、２乗
回路が得られる。
つの差動回路に逆相で印加し、即ちＭ１とＭ３の共通接
続ゲートに入力信号の一方の極性を印加し、Ｍ２とＭ４
の共通接続ゲートに入力信号の他方の極性を印加し、２
つの差動回路の出力電流の和をとれば、具体的には出力
端（Ｍ９とＭ１４のドレイン）を共通接続すれば、２乗
回路が得られる。
【００２４】この２乗回路の出力電流ＩSQ（＝ＩD2＋Ｉ
D3）は、数式５と求まり、この２乗回路の入出力特性は
図３に示すようになる。ＭＯＳトランジスタの２乗則を
仮定すれば、正規化入力電圧の±１の範囲に渡り、理想
的な２乗特性が得られることが示されている。今までに
報告されているどれよりも広いものである。
D3）は、数式５と求まり、この２乗回路の入出力特性は
図３に示すようになる。ＭＯＳトランジスタの２乗則を
仮定すれば、正規化入力電圧の±１の範囲に渡り、理想
的な２乗特性が得られることが示されている。今までに
報告されているどれよりも広いものである。
【００２５】
【数５】
【００２６】図１に示すマルチプライヤに当てはめる
と、Ｖ1 ＝Ｖx ＋Ｖy 、Ｖ2 ＝Ｖx −Ｖy と置けるの
で、当該マルチプライヤの差動出力電流ΔＩは、数式
６、同７、同８と求まる。
と、Ｖ1 ＝Ｖx ＋Ｖy 、Ｖ2 ＝Ｖx −Ｖy と置けるの
で、当該マルチプライヤの差動出力電流ΔＩは、数式
６、同７、同８と求まる。
【００２７】
【数６】
【００２８】
【数７】
【００２９】
【数８】
【００３０】従って、ＭＯＳ４象限マルチプライヤの入
出力特性は、ＭＯＳトランジスタの２乗則を仮定すれ
ば、理想的な乗算特性となり、図４に示すように、線形
動作する入力電圧範囲を広くできる。
出力特性は、ＭＯＳトランジスタの２乗則を仮定すれ
ば、理想的な乗算特性となり、図４に示すように、線形
動作する入力電圧範囲を広くできる。
【００３１】次に、図５は、バイポーラトランジスタで
構成した２乗回路を示す。図５において、一方の差動回
路の差動対（Ｑ１、Ｑ２）では、Ｑ１はコレクタが電源
ＶＣＣに直接接続され、Ｑ２のコレクタと電源ＶＣＣと
の間にカレントミラー回路（Ｑ５、Ｑ６、Ｑ９）が設け
られ、この差動対（Ｑ１、Ｑ２）の共通接続エミッタと
アース間に定電流源Ｉ0 とカレントミラー回路（Ｑ７、
Ｑ８）が設けられ、差動対の一方のトランジスタＱ２と
カレントミラー回路（Ｑ５、Ｑ６）と同（Ｑ７、Ｑ８）
とで電流ブーストラッピング・ループを形成している。
なお、Ｑ９は、カレントミラー回路の出力側トランジス
タである。
構成した２乗回路を示す。図５において、一方の差動回
路の差動対（Ｑ１、Ｑ２）では、Ｑ１はコレクタが電源
ＶＣＣに直接接続され、Ｑ２のコレクタと電源ＶＣＣと
の間にカレントミラー回路（Ｑ５、Ｑ６、Ｑ９）が設け
られ、この差動対（Ｑ１、Ｑ２）の共通接続エミッタと
アース間に定電流源Ｉ0 とカレントミラー回路（Ｑ７、
Ｑ８）が設けられ、差動対の一方のトランジスタＱ２と
カレントミラー回路（Ｑ５、Ｑ６）と同（Ｑ７、Ｑ８）
とで電流ブーストラッピング・ループを形成している。
なお、Ｑ９は、カレントミラー回路の出力側トランジス
タである。
【００３２】他方の差動回路についても同様であって、
差動対（Ｑ３、Ｑ４）では、Ｑ４はコレクタが電源ＶＣ
Ｃに直接接続され、Ｑ３のコレクタと電源ＶＣＣとの間
にカレントミラー回路（Ｑ１０、Ｑ１１、Ｑ１４）が設
けられ、この差動対（Ｑ３、Ｑ４）の共通接続エミッタ
とアース間に定電流源Ｉ0 とカレントミラー回路（Ｑ１
２、Ｑ１３）が設けられ、差動対の一方のトランジスタ
Ｑ３とカレントミラー回路（Ｑ１０、Ｑ１１）と同（Ｑ
１２、Ｑ１３）とで電流ブーストラッピング・ループを
形成している。なお、Ｑ１４は、カレントミラー回路の
出力側トランジスタである。
差動対（Ｑ３、Ｑ４）では、Ｑ４はコレクタが電源ＶＣ
Ｃに直接接続され、Ｑ３のコレクタと電源ＶＣＣとの間
にカレントミラー回路（Ｑ１０、Ｑ１１、Ｑ１４）が設
けられ、この差動対（Ｑ３、Ｑ４）の共通接続エミッタ
とアース間に定電流源Ｉ0 とカレントミラー回路（Ｑ１
２、Ｑ１３）が設けられ、差動対の一方のトランジスタ
Ｑ３とカレントミラー回路（Ｑ１０、Ｑ１１）と同（Ｑ
１２、Ｑ１３）とで電流ブーストラッピング・ループを
形成している。なお、Ｑ１４は、カレントミラー回路の
出力側トランジスタである。
【００３３】トランジスタのコレクタ電流ＩCiとベース
・エミッタ間電圧ＶBEi の関係は、指数則に従うとすれ
ば、数式９で示される。但し、数式９において、ＩS は
飽和電流である。また、ＶT は熱電圧であって、ボルツ
マン定数ｋと絶対温度Ｔと単位電子電化ｑとを用いて、
ＶT ＝ｋＴ／ｑと表される。
・エミッタ間電圧ＶBEi の関係は、指数則に従うとすれ
ば、数式９で示される。但し、数式９において、ＩS は
飽和電流である。また、ＶT は熱電圧であって、ボルツ
マン定数ｋと絶対温度Ｔと単位電子電化ｑとを用いて、
ＶT ＝ｋＴ／ｑと表される。
【００３４】
【数９】ＩCi＝ＩS ｛exp(ＶBEi ／ＶT)−１｝
【００３５】数式９において、ベース・エミッタ間電圧
ＶBEi が６００ｍＶ前後のトランジスタの通常動作時に
は、指数部exp(ＶBEi ／ＶT)は１０乗程度の値となり、
−１は無視できる。このとき、テール電流ＩEEで駆動さ
れるバイポーラ差動対の差動出力電流は、素子間の整合
性が良いと仮定すると、数式１０と表せる。但し、数式
１０において、αF はトランジスタの直流電流増幅率で
あり、通常のプロセスでは、αF は０．９８〜０．９９
であるが、ここでは、αF ＝１とする。
ＶBEi が６００ｍＶ前後のトランジスタの通常動作時に
は、指数部exp(ＶBEi ／ＶT)は１０乗程度の値となり、
−１は無視できる。このとき、テール電流ＩEEで駆動さ
れるバイポーラ差動対の差動出力電流は、素子間の整合
性が良いと仮定すると、数式１０と表せる。但し、数式
１０において、αF はトランジスタの直流電流増幅率で
あり、通常のプロセスでは、αF は０．９８〜０．９９
であるが、ここでは、αF ＝１とする。
【００３６】
【数１０】ΔＩC ＝αF ＩEE tanh(Ｖi ／２ＶT)
【００３７】ここで、ΔＩC ＝ＩC1−ＩC2＝Ｉ0 −
ＩC2、ＩEE＝Ｉ0 ＋ＩC2であるから、これを数式９に代
入したＩC2を求めると、数式１１となる。
ＩC2、ＩEE＝Ｉ0 ＋ＩC2であるから、これを数式９に代
入したＩC2を求めると、数式１１となる。
【００３８】
【数１１】
【００３９】要するに、２つの差動回路のそれぞれは、
差動対（Ｑ１、Ｑ２）（Ｑ３、Ｑ４）を構成する一方の
トランジスタ（Ｑ２、Ｑ３）のコレクタ電流と等しい電
流（ダイナミックバイアス電流と称する）と定電流Ｉ0
との和電流で駆動されるが、一方の差動対（Ｑ１、Ｑ
２）での一方のトランジスタＱ２のコレクタ電流（ダイ
ナミックバイアス電流）ＩC2は、指数特性となっている
のである。
差動対（Ｑ１、Ｑ２）（Ｑ３、Ｑ４）を構成する一方の
トランジスタ（Ｑ２、Ｑ３）のコレクタ電流と等しい電
流（ダイナミックバイアス電流と称する）と定電流Ｉ0
との和電流で駆動されるが、一方の差動対（Ｑ１、Ｑ
２）での一方のトランジスタＱ２のコレクタ電流（ダイ
ナミックバイアス電流）ＩC2は、指数特性となっている
のである。
【００４０】この数式１１は、前記数式９で表されるバ
イポーラトランジスタのベース・エミッタ間電圧とコレ
クタ電流との関係式において、ベース・エミッタ間電圧
であるＶBEi を差動入力電圧Ｖi に置換し、飽和電流Ｉ
S をＩ0 に置換したものである。即ち、数式１１は、全
て電気的にプログラムできるパラメータで表されている
のであり、回路設計が可能で、ＬＳＩ化に適した２乗回
路を構成できることを示しているのである。
イポーラトランジスタのベース・エミッタ間電圧とコレ
クタ電流との関係式において、ベース・エミッタ間電圧
であるＶBEi を差動入力電圧Ｖi に置換し、飽和電流Ｉ
S をＩ0 に置換したものである。即ち、数式１１は、全
て電気的にプログラムできるパラメータで表されている
のであり、回路設計が可能で、ＬＳＩ化に適した２乗回
路を構成できることを示しているのである。
【００４１】従って、図５に示すように、入力信号を２
つの差動回路に逆相で印加し、即ちＱ１とＱ３の共通接
続ベースに入力信号の一方の極性を印加し、Ｑ２とＱ４
の共通接続ベースに入力信号の他方の極性を印加し、２
つの差動回路の出力電流の和をとれば、具体的には出力
端（Ｑ９とＱ１４のコレクタ）を共通接続すれば、２乗
回路が得られる。
つの差動回路に逆相で印加し、即ちＱ１とＱ３の共通接
続ベースに入力信号の一方の極性を印加し、Ｑ２とＱ４
の共通接続ベースに入力信号の他方の極性を印加し、２
つの差動回路の出力電流の和をとれば、具体的には出力
端（Ｑ９とＱ１４のコレクタ）を共通接続すれば、２乗
回路が得られる。
【００４２】この２乗回路の出力電流ＩSQ（＝ＩC2＋Ｉ
C3）は、数式１２と求まる。
C3）は、数式１２と求まる。
【００４３】
【数１２】
【００４４】この２乗回路の入出力特性は図６に示すよ
うになる。但し、数式１１に示されるように、正確には
双曲余弦回路であるから、２乗回路とみなせる入力電圧
範囲は│Ｖi │＜２ＶT 程度に限られる。
うになる。但し、数式１１に示されるように、正確には
双曲余弦回路であるから、２乗回路とみなせる入力電圧
範囲は│Ｖi │＜２ＶT 程度に限られる。
【００４５】従って、図１に示すマルチプライヤに当て
はめると、当該マルチプライヤの差動出力電流ΔＩは、
数式１３と求まり、入出力特性は図７のようになる。
はめると、当該マルチプライヤの差動出力電流ΔＩは、
数式１３と求まり、入出力特性は図７のようになる。
【００４６】
【数１３】
【００４７】
【発明の効果】以上説明したように、本発明のマルチプ
ライヤは、２つの信号の和信号の２乗と差信号の２乗と
の差を取れば２つの信号の積の項が得られる点に着目し
て２つの２乗回路を設けるが、各２乗回路を横一列配置
となる２つの差動回路で構成し、この２つの差動回路を
それぞれの差動対を構成する一方のトランジスタの出力
電流（ドレイン電流またはコレクタ電流）と等しい電流
と定電流との和電流で駆動し、その差動対の一方のトラ
ンジスタの出力電流が２乗特性（第１発明）または指数
特性（第２発明）を持つようにし、この２つの差動回路
の出力電流の和電流を出力するようにしてある。従っ
て、本発明によれば、低電圧動作が可能で、かつ直線性
の良い入力電圧範囲を広くできる４象限のマルチプライ
ヤを提供できる効果がある。
ライヤは、２つの信号の和信号の２乗と差信号の２乗と
の差を取れば２つの信号の積の項が得られる点に着目し
て２つの２乗回路を設けるが、各２乗回路を横一列配置
となる２つの差動回路で構成し、この２つの差動回路を
それぞれの差動対を構成する一方のトランジスタの出力
電流（ドレイン電流またはコレクタ電流）と等しい電流
と定電流との和電流で駆動し、その差動対の一方のトラ
ンジスタの出力電流が２乗特性（第１発明）または指数
特性（第２発明）を持つようにし、この２つの差動回路
の出力電流の和電流を出力するようにしてある。従っ
て、本発明によれば、低電圧動作が可能で、かつ直線性
の良い入力電圧範囲を広くできる４象限のマルチプライ
ヤを提供できる効果がある。
【図１】本発明のマルチプライヤの基本概念図である。
【図２】本発明のマルチプライヤで用いるＭＯＳ２乗回
路の回路図である。
路の回路図である。
【図３】図２に示すＭＯＳ２乗回路の入出力特性図であ
る。
る。
【図４】図２に示すＭＯＳ２乗回路で構成したＭＯＳマ
ルチプライヤの入出力特性図である。
ルチプライヤの入出力特性図である。
【図５】本発明のマルチプライヤで用いるバイポーラ２
乗回路の回路図である。
乗回路の回路図である。
【図６】図５に示すバイポーラ２乗回路の入出力特性図
である。
である。
【図７】図５に示すバイポーラ２乗回路で構成したバイ
ポーラ・マルチプライヤの入出力特性図である。
ポーラ・マルチプライヤの入出力特性図である。
１ 第１の２乗回路 ２ 第２の２乗回路 Ｍ１〜Ｍ１４ ＭＯＳトランジスタ Ｑ１〜Ｑ１４ バイポーラトランジスタ
Claims (2)
- 【請求項１】 第１の信号と第２の信号の逆相とが差動
入力する第１のＭＯＳ２乗回路の出力電流と、第１の信
号と第２の信号とが差動入力する第２のＭＯＳ２乗回路
の出力電流との差を出力するマルチプライヤにおいて；
２つのＭＯＳ２乗回路は、それぞれ、差動対を構成す
る一方のトランジスタのドレイン電流に等しい電流と定
電流との和で駆動される差動回路を２つ有し、この２つ
の差動回路の出力電流の和電流を出力する； ことを特
徴とするマルチプライヤ。 - 【請求項２】 第１の信号と第２の信号の逆相とが差動
入力する第１のバイポーラ２乗回路の出力電流と、第１
の信号と第２の信号とが差動入力する第２のバイポーラ
２乗回路の出力電流との差を出力するマルチプライヤに
おいて； ２つのバイポーラ２乗回路は、それぞれ、差
動対を構成する一方のトランジスタのコレクタ電流に等
しい電流と定電流との和で駆動される差動回路を２つ有
し、この２つの差動回路の出力電流の和電流を出力す
る； ことを特徴とするマルチプライヤ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201485A JP2555990B2 (ja) | 1994-08-03 | 1994-08-03 | マルチプライヤ |
| US08/928,452 US5909136A (en) | 1994-08-03 | 1997-09-12 | Quarter-square multiplier based on the dynamic bias current technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201485A JP2555990B2 (ja) | 1994-08-03 | 1994-08-03 | マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0850625A JPH0850625A (ja) | 1996-02-20 |
| JP2555990B2 true JP2555990B2 (ja) | 1996-11-20 |
Family
ID=16441849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201485A Expired - Fee Related JP2555990B2 (ja) | 1994-08-03 | 1994-08-03 | マルチプライヤ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5909136A (ja) |
| JP (1) | JP2555990B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0779711A3 (en) * | 1995-12-14 | 1999-05-12 | STMicroelectronics, Inc. | A timer circuit |
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| US6882185B1 (en) * | 1998-07-02 | 2005-04-19 | Qualcomm, Incorporated | Exponential current generator and method |
| US6175266B1 (en) * | 1998-12-08 | 2001-01-16 | Vantis Corporation | Operational amplifier with CMOS transistors made using 2.5 volt process transistors |
| US6133764A (en) * | 1999-01-27 | 2000-10-17 | Motorola, Inc. | Comparator circuit and method |
| US6204719B1 (en) | 1999-02-04 | 2001-03-20 | Analog Devices, Inc. | RMS-to-DC converter with balanced multi-tanh triplet squaring cells |
| US6172549B1 (en) | 1999-02-24 | 2001-01-09 | Analog Devices, Inc. | Low supply current RMS-to-DC converter |
| US6437630B1 (en) * | 1999-12-28 | 2002-08-20 | Analog Devices, Inc. | RMS-DC converter having gain stages with variable weighting coefficients |
| US6348829B1 (en) | 2000-02-28 | 2002-02-19 | Analog Devices, Inc. | RMS-DC converter having detector cell with dynamically adjustable scaling factor |
| FR2806856B1 (fr) * | 2000-03-21 | 2004-10-15 | St Microelectronics Sa | Dispositif de comparaison a tres basse consommation |
| JP3748371B2 (ja) * | 2000-09-14 | 2006-02-22 | 株式会社東芝 | 指数変換回路及びこれを用いた可変利得回路 |
| JP2002111412A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 増幅回路 |
| JP3578136B2 (ja) * | 2001-12-25 | 2004-10-20 | ソニー株式会社 | 掛け算器 |
| US7078962B2 (en) * | 2003-04-23 | 2006-07-18 | Texas Instruments Incorporated | Dynamic current generator with asymmetric common-mode input range |
| ITMI20040355A1 (it) * | 2004-02-27 | 2004-05-27 | St Microelectronics Srl | Stadio amplificatore d'ingresso in classe ab con corrente di polarizzazione controllata |
| US7091713B2 (en) * | 2004-04-30 | 2006-08-15 | Integration Associates Inc. | Method and circuit for generating a higher order compensated bandgap voltage |
| EP1601100A1 (en) * | 2004-05-27 | 2005-11-30 | STMicroelectronics S.r.l. | Transistor amplifying stage |
| US7176760B2 (en) * | 2005-03-31 | 2007-02-13 | Texas Instruments Incorporated | CMOS class AB folded cascode operational amplifier for high-speed applications |
| DE102007021254B4 (de) * | 2007-05-07 | 2009-08-06 | Texas Instruments Deutschland Gmbh | Buffertreiber |
| US8598915B1 (en) * | 2012-05-29 | 2013-12-03 | King Fahd University Of Petroleum And Minerals | CMOS programmable non-linear function synthesizer |
| CN104184459B (zh) * | 2014-07-30 | 2017-05-17 | 苏州纳芯微电子有限公司 | 高精度模拟平方电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68919383T2 (de) * | 1988-07-18 | 1995-04-20 | Sony Corp., Tokio/Tokyo | Verstärkerschaltung. |
| JP2556173B2 (ja) * | 1990-05-31 | 1996-11-20 | 日本電気株式会社 | マルチプライヤ |
| US5151625A (en) * | 1990-11-08 | 1992-09-29 | The Ohio State University | High frequency BiMOS linear V-I converter, voltage multiplier, mixer |
| SG49135A1 (en) * | 1991-03-13 | 1998-05-18 | Nec Corp | Multiplier and squaring circuit to be used for the same |
| JP2661394B2 (ja) * | 1991-04-08 | 1997-10-08 | 日本電気株式会社 | 掛算回路 |
| CA2066929C (en) * | 1991-08-09 | 1996-10-01 | Katsuji Kimura | Temperature sensor circuit and constant-current circuit |
| JPH0793544B2 (ja) * | 1992-11-09 | 1995-10-09 | 日本電気株式会社 | 差動回路及び差動増幅回路 |
| JP3037004B2 (ja) * | 1992-12-08 | 2000-04-24 | 日本電気株式会社 | マルチプライヤ |
| JPH088457B2 (ja) * | 1992-12-08 | 1996-01-29 | 日本電気株式会社 | 差動増幅回路 |
| CA2111945C (en) * | 1992-12-21 | 1997-12-09 | Katsuji Kimura | Analog multiplier using an octotail cell or a quadritail cell |
| JP2661527B2 (ja) * | 1993-01-27 | 1997-10-08 | 日本電気株式会社 | 差動増幅回路 |
| GB2284116B (en) * | 1993-10-27 | 1998-10-07 | Nec Corp | Frequency multiplier and mixing circuit |
| US5523717A (en) * | 1993-11-10 | 1996-06-04 | Nec Corporation | Operational transconductance amplifier and Bi-MOS multiplier |
| US5578965A (en) * | 1994-06-13 | 1996-11-26 | Nec Corporation | Tunable operational transconductance amplifier and two-quadrant multiplier employing MOS transistors |
| JP2638492B2 (ja) * | 1994-07-12 | 1997-08-06 | 日本電気株式会社 | Ｍｏｓ ｏｔａ |
-
1994
- 1994-08-03 JP JP6201485A patent/JP2555990B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-12 US US08/928,452 patent/US5909136A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0850625A (ja) | 1996-02-20 |
| US5909136A (en) | 1999-06-01 |
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| JP3112759B2 (ja) | マルチプライヤ |
Legal Events
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