JP2626629B2 - マルチプライヤ - Google Patents
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- JP2626629B2 JP2626629B2 JP7141284A JP14128495A JP2626629B2 JP 2626629 B2 JP2626629 B2 JP 2626629B2 JP 7141284 A JP7141284 A JP 7141284A JP 14128495 A JP14128495 A JP 14128495A JP 2626629 B2 JP2626629 B2 JP 2626629B2
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- multiplier
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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Description
【0001】
【産業上の利用分野】本発明は2つのアナログ信号を乗
算するマルチプライヤに関し、特に半導体集積回路上に
構成される4象限アナログマルチプライヤとしてのマル
チプライヤに関する。
算するマルチプライヤに関し、特に半導体集積回路上に
構成される4象限アナログマルチプライヤとしてのマル
チプライヤに関する。
【0002】
【従来の技術】従来のこの種の4象限アナログマルチプ
ライヤは、本願発明者である木村の提案したものが、先
行技術としてIEICE Transactions on Electronics,Vol.
E76-C,No.5,pp.714-737,May 1993に詳細に記載されてい
る。
ライヤは、本願発明者である木村の提案したものが、先
行技術としてIEICE Transactions on Electronics,Vol.
E76-C,No.5,pp.714-737,May 1993に詳細に記載されてい
る。
【0003】
【発明が解決しようとする課題】アナログ信号処理にお
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックとして広く利用されている。プロセス
の微細化が進み、それに伴いマルチプライヤを搭載する
LSIの電源電圧も5Vから3.3Vあるいは3V、さ
らには3V以下へと低電圧化してきており、低電圧回路
技術の必要性が一層高まってきている。
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックとして広く利用されている。プロセス
の微細化が進み、それに伴いマルチプライヤを搭載する
LSIの電源電圧も5Vから3.3Vあるいは3V、さ
らには3V以下へと低電圧化してきており、低電圧回路
技術の必要性が一層高まってきている。
【0004】さらに、CMOSプロセスがLSI化には
最適のプロセス技術として広く認められるようになり、
CMOSプロセスでマルチプライヤを実現するための回
路技術が求められている。このような状況下にあって、
これらの従来のマルチプライヤは、もともと低電圧動作
が可能ではなく回路的な限界がある。また、MOSで
は、上述した木村の提案による4象限アナログマルチプ
ライヤはすべて低電圧動作を可能にしてはいるが、直線
性の良い動作入力電圧範囲は広ければ広いほど良い。ま
た、これまで、マルチプライヤのトランスコンダクタン
ス特性を電圧制御することはできなかったという問題点
がある。
最適のプロセス技術として広く認められるようになり、
CMOSプロセスでマルチプライヤを実現するための回
路技術が求められている。このような状況下にあって、
これらの従来のマルチプライヤは、もともと低電圧動作
が可能ではなく回路的な限界がある。また、MOSで
は、上述した木村の提案による4象限アナログマルチプ
ライヤはすべて低電圧動作を可能にしてはいるが、直線
性の良い動作入力電圧範囲は広ければ広いほど良い。ま
た、これまで、マルチプライヤのトランスコンダクタン
ス特性を電圧制御することはできなかったという問題点
がある。
【0005】本発明の目的は、上述した問題点を解決
し、直線性の良い入力電圧範囲を大幅に拡大でき、低電
圧動作が可能であり、さらにトランスコンダクタンス特
性の電圧制御が可能なマルチプライヤを提供することに
ある。
し、直線性の良い入力電圧範囲を大幅に拡大でき、低電
圧動作が可能であり、さらにトランスコンダクタンス特
性の電圧制御が可能なマルチプライヤを提供することに
ある。
【0006】
【課題を解決するための手段】本発明は、上述した目的
を達成するために次の手段構成を有する。即ち、マルチ
プライヤに関する本発明の第1の構成は、第1の信号と
第2の信号の逆相を差動入力する第1の2乗回路の出力
電流と、前記第1の信号と第2の信号を差動入力する前
記第1の2乗回路と同じ第2の2乗回路の出力電流とを
相減ずるように差動出力するマルチプライヤにおいて、
前記第1および第2の2乗回路が、差動入力対を形成し
且つ出力を共通接続して共通の定電流源で駆動される2
つの単位トランジスタと、駆動能力比が前記2つの単位
トランジスタのK倍であり且つ直流バイアスを印加され
て前記共通の定電流源で駆動され前記2つの単位トラン
ジスタとともに前記第1および第2の2乗回路の出力対
を生成するK倍トランジスタとを備える。
を達成するために次の手段構成を有する。即ち、マルチ
プライヤに関する本発明の第1の構成は、第1の信号と
第2の信号の逆相を差動入力する第1の2乗回路の出力
電流と、前記第1の信号と第2の信号を差動入力する前
記第1の2乗回路と同じ第2の2乗回路の出力電流とを
相減ずるように差動出力するマルチプライヤにおいて、
前記第1および第2の2乗回路が、差動入力対を形成し
且つ出力を共通接続して共通の定電流源で駆動される2
つの単位トランジスタと、駆動能力比が前記2つの単位
トランジスタのK倍であり且つ直流バイアスを印加され
て前記共通の定電流源で駆動され前記2つの単位トラン
ジスタとともに前記第1および第2の2乗回路の出力対
を生成するK倍トランジスタとを備える。
【0007】本発明の第2の構成は、前記第1の構成に
おいて、前記第1および第2の2乗回路の差動入力対を
形成する2つの単位トランジスタと前記K倍トランジス
タとをMOS電界効果トランジスタで構成し、且つ前記
K倍トランジスタは、MOS電界効果トランジスタのゲ
ート幅Wとゲート長Lとの比W/Lを前記単位トランジ
スタのK倍として前記K倍の駆動能力比を確保した構成
を有する。
おいて、前記第1および第2の2乗回路の差動入力対を
形成する2つの単位トランジスタと前記K倍トランジス
タとをMOS電界効果トランジスタで構成し、且つ前記
K倍トランジスタは、MOS電界効果トランジスタのゲ
ート幅Wとゲート長Lとの比W/Lを前記単位トランジ
スタのK倍として前記K倍の駆動能力比を確保した構成
を有する。
【0008】本発明の第3の構成は、前記第1の構成に
おいて、前記第1および第2の2乗回路の差動入力対を
形成する2つの単位トランジスタと前記K倍トランジス
タとをバイポーラトランジスタで構成し、且つ前記K倍
トランジスタは、バイポーラトランジスタのエミッタサ
イズを前記単位トランジスタのK倍として前記K倍の駆
動能力比を確保した構成を有する。
おいて、前記第1および第2の2乗回路の差動入力対を
形成する2つの単位トランジスタと前記K倍トランジス
タとをバイポーラトランジスタで構成し、且つ前記K倍
トランジスタは、バイポーラトランジスタのエミッタサ
イズを前記単位トランジスタのK倍として前記K倍の駆
動能力比を確保した構成を有する。
【0009】本発明の第4の構成は、前記第3の構成に
おいて、前記バイポーラトランジスタで構成した第1お
よび第2の2乗回路の出力電流の大きさを支配する関係
式であって、前記K倍トランジスタの直流バイアス電圧
VC と熱電圧VT との比並びにKを含む関係式Kexp(V
C /VT )の値が、10を中心としほぼ5から20の範
囲とした構成を有する。
おいて、前記バイポーラトランジスタで構成した第1お
よび第2の2乗回路の出力電流の大きさを支配する関係
式であって、前記K倍トランジスタの直流バイアス電圧
VC と熱電圧VT との比並びにKを含む関係式Kexp(V
C /VT )の値が、10を中心としほぼ5から20の範
囲とした構成を有する。
【0010】本発明の第5の構成は、前記第1ないし第
4の構成において、前記K倍トランジスタに印加する直
流バイアス値を可変とした構成を有する。
4の構成において、前記K倍トランジスタに印加する直
流バイアス値を可変とした構成を有する。
【0011】
【作用】以下、本発明の作用について述べる。本発明の
マルチプライヤは、半導体集積回路上に形成される4象
限アナログマルチプライヤであって、第1の信号と第2
の信号の逆相を差動入力する第1の2乗回路と、第1の
信号と第2の信号を差動入力する第1と同じ第2の2乗
回路とを利用し、これら2つの2乗回路の出力電流を相
減ずるように差動出力する。
マルチプライヤは、半導体集積回路上に形成される4象
限アナログマルチプライヤであって、第1の信号と第2
の信号の逆相を差動入力する第1の2乗回路と、第1の
信号と第2の信号を差動入力する第1と同じ第2の2乗
回路とを利用し、これら2つの2乗回路の出力電流を相
減ずるように差動出力する。
【0012】これら2つの2乗回路はいずれも、差動入
力対を構成する一対の単位トランジスタと、駆動能力比
がこれら単位トランジスタのK倍のK倍トランジスタと
を備え、これら3つのトランジスタを共通の定電流源で
駆動し、また2つの単位トランジスタの出力は共通接続
され、K倍トランジスタ出力とともに2乗回路の出力対
を形成する構成をとっている。
力対を構成する一対の単位トランジスタと、駆動能力比
がこれら単位トランジスタのK倍のK倍トランジスタと
を備え、これら3つのトランジスタを共通の定電流源で
駆動し、また2つの単位トランジスタの出力は共通接続
され、K倍トランジスタ出力とともに2乗回路の出力対
を形成する構成をとっている。
【0013】K倍トランジスタが、その駆動能力比にお
いて一対の単位トランジスタのそれぞれのK倍であると
いうことは、具体的には、これら3つのトランジスタを
例えばバイポーラトランジスタ構成としたときは、エミ
ッタサイズがK倍であることを意味する。このK倍トラ
ンジスタには直流バイアス電圧VC がベース、もしくは
ゲートに印加され、且つこのVC は可変可能とする。
いて一対の単位トランジスタのそれぞれのK倍であると
いうことは、具体的には、これら3つのトランジスタを
例えばバイポーラトランジスタ構成としたときは、エミ
ッタサイズがK倍であることを意味する。このK倍トラ
ンジスタには直流バイアス電圧VC がベース、もしくは
ゲートに印加され、且つこのVC は可変可能とする。
【0014】このような構成の4象限アナログマルチプ
ライヤとすることにより、MOS2乗回路およびバイポ
ーラ2乗回路何れによって構成する場合にあってもK倍
トランジスタに対する直流バイアス電圧VC を制御電圧
としてトランスコンダクタンス特性を可変可能とし、且
つK倍トランジスタと単位トランジスタとの組合せ動作
に基づき、直線性を確保した入力電圧範囲の拡大が低電
圧動作の下で実現可能となる。
ライヤとすることにより、MOS2乗回路およびバイポ
ーラ2乗回路何れによって構成する場合にあってもK倍
トランジスタに対する直流バイアス電圧VC を制御電圧
としてトランスコンダクタンス特性を可変可能とし、且
つK倍トランジスタと単位トランジスタとの組合せ動作
に基づき、直線性を確保した入力電圧範囲の拡大が低電
圧動作の下で実現可能となる。
【0015】
【実施例】以下、本発明について図面を参照して説明す
る。図1は、本発明のマルチプライヤの基本的構成を示
すブロック図である。図1に示すマルチプライヤは、第
1の信号Vx と第2の信号の逆相−Vy を差動入力する
第1の2乗回路1aと、第1の信号Vx と第2の信号V
y を差動入力する第2の2乗回路1bとを備え、これら
2つの2乗回路の出力電流の差動出力ΔIを得る。この
ように、2乗回路を2つ用いてマルチプライヤを実現す
る方法はクオータスクェア技術に呼ばれ、次の数式1恒
等式で線形動作が補償されている。
る。図1は、本発明のマルチプライヤの基本的構成を示
すブロック図である。図1に示すマルチプライヤは、第
1の信号Vx と第2の信号の逆相−Vy を差動入力する
第1の2乗回路1aと、第1の信号Vx と第2の信号V
y を差動入力する第2の2乗回路1bとを備え、これら
2つの2乗回路の出力電流の差動出力ΔIを得る。この
ように、2乗回路を2つ用いてマルチプライヤを実現す
る方法はクオータスクェア技術に呼ばれ、次の数式1恒
等式で線形動作が補償されている。
【0016】
【数1】 ΔI=κ(Vx +Vy )2 −κ(Vx −Vy )2 =4κVx Vy 但し、κはトランスコンダクタンスパラメータである。
【0017】図2は、図1の2乗回路の第1の実施例の
回路図である。図2に示す2乗回路は、差動入力対を形
成し且つ出力を共通接続して共通の定電流源I0 で駆動
される一対2個のMOS電界効果トランジスタ(以後、
MOSFETと略称する)M1,M2と、定電流源I0
で駆動されるMOSFETを利用するK倍トランジスタ
M3とを備える。
回路図である。図2に示す2乗回路は、差動入力対を形
成し且つ出力を共通接続して共通の定電流源I0 で駆動
される一対2個のMOS電界効果トランジスタ(以後、
MOSFETと略称する)M1,M2と、定電流源I0
で駆動されるMOSFETを利用するK倍トランジスタ
M3とを備える。
【0018】このMOSFETを利用した2乗回路(以
後、MOS2乗回路という)の各素子間の整合性は良い
と仮定し、ゲート幅変調と基板効果を無視し、また飽和
領域で動作しているMOSFETのドレイン電流とゲー
ト・ソース間電圧との関係は2乗則に従うものとする
と、トリプルテールセルを構成する各々のMOSFET
のドレイン電流ID1、ID2およびID3はそれぞれ次の数
式2〜数式7の各式で表される。
後、MOS2乗回路という)の各素子間の整合性は良い
と仮定し、ゲート幅変調と基板効果を無視し、また飽和
領域で動作しているMOSFETのドレイン電流とゲー
ト・ソース間電圧との関係は2乗則に従うものとする
と、トリプルテールセルを構成する各々のMOSFET
のドレイン電流ID1、ID2およびID3はそれぞれ次の数
式2〜数式7の各式で表される。
【0019】
【数2】
【0020】
【数3】
【0021】
【数4】
【0022】
【数5】
【0023】
【数6】
【0024】
【数7】
【0025】ここで、VR はMOS2乗回路に対する入
力信号の直流電圧成分、VS は3つのMOSFETが1
つの定電流源で駆動されるトリプルテールセルの共通ソ
ース電圧である。従って、例えば図2のV1 入力側の+
端子には1/2・V1 +VRが印加される。また、β=
μ(COX/2)(W/L)はトランスコンダクタンスパ
ラメータであり、μはキャリアの実効モビリティ、COX
は単位面積当たりのゲート酸化膜容量、W、Lはそれぞ
れゲート幅、ゲート長である。また、VTHはスレッショ
ルド電圧である。また、テール電流は次の数式8で表さ
れる。
力信号の直流電圧成分、VS は3つのMOSFETが1
つの定電流源で駆動されるトリプルテールセルの共通ソ
ース電圧である。従って、例えば図2のV1 入力側の+
端子には1/2・V1 +VRが印加される。また、β=
μ(COX/2)(W/L)はトランスコンダクタンスパ
ラメータであり、μはキャリアの実効モビリティ、COX
は単位面積当たりのゲート酸化膜容量、W、Lはそれぞ
れゲート幅、ゲート長である。また、VTHはスレッショ
ルド電圧である。また、テール電流は次の数式8で表さ
れる。
【0026】
【数8】ID1+ID2+ID3=I0
【0027】数式2、数式4、数式6を使って数式8を
解くと、図2におけるM1、M2およびM3の3つのM
OSFETのいずれもがカットオフ状態にならない次の
数式9に示す入力電圧範囲において、MOS2乗回路の
出力電流は数式10および数式11で示される。
解くと、図2におけるM1、M2およびM3の3つのM
OSFETのいずれもがカットオフ状態にならない次の
数式9に示す入力電圧範囲において、MOS2乗回路の
出力電流は数式10および数式11で示される。
【0028】
【数9】
【0029】
【数10】
【0030】
【数11】
【0031】図3に、例としてK=1の場合のMOS2
乗回路の出力電流特性を直流バイアス電圧VC をパラメ
ータとし、かつ、√(I0 /β)で正規化した入力V1
対応で示す。数式10および数式11を使ってMOS2
乗回路の差動出力電流ΔIDは次の数式12で表すこと
ができる。
乗回路の出力電流特性を直流バイアス電圧VC をパラメ
ータとし、かつ、√(I0 /β)で正規化した入力V1
対応で示す。数式10および数式11を使ってMOS2
乗回路の差動出力電流ΔIDは次の数式12で表すこと
ができる。
【0032】
【数12】
【0033】数式12からもわかるように、このような
MOS2乗回路においては、直流バイアス電圧VC を変
化させると2乗特性が変わってくる。従って、数式10
〜数式12で直流バイアス電圧VC =0とおくと、上述
した数式9に示した入力電圧範囲内では理想的な2乗特
性が得られる。これを次の数式13、数式14および数
式15に示す。
MOS2乗回路においては、直流バイアス電圧VC を変
化させると2乗特性が変わってくる。従って、数式10
〜数式12で直流バイアス電圧VC =0とおくと、上述
した数式9に示した入力電圧範囲内では理想的な2乗特
性が得られる。これを次の数式13、数式14および数
式15に示す。
【0034】
【数13】
【0035】
【数14】
【0036】
【数15】
【0037】図4に、数式15に示されるMOS2乗回
路の差動出力電流特性をK=1、K=2の場合について
示す。図1に示すマルチプライヤのブロック図に対応さ
せると、V1 およびV2 はそれぞれ次の数式16および
数式17とおける。
路の差動出力電流特性をK=1、K=2の場合について
示す。図1に示すマルチプライヤのブロック図に対応さ
せると、V1 およびV2 はそれぞれ次の数式16および
数式17とおける。
【0038】
【数16】V1 =Vx +Vy
【0039】
【数17】V2 =Vx −Vy
【0040】これにより、K=1の場合のマルチプライ
ヤの差動出力電流ΔIは、直流バイアス電圧VC にかか
わらずに次の数式18で求まる。
ヤの差動出力電流ΔIは、直流バイアス電圧VC にかか
わらずに次の数式18で求まる。
【0041】
【数18】
【0042】なお、MOS2乗回路の差動出力電流の片
方のみを用いると、マルチプライヤの出力は数式18の
半分となる。従って、MOS4象限マルチプライヤの入
出力特性は、MOSトランジスタの2乗則を仮定すれば
理想的な乗算特性となる。上述したように、直流バイア
ス電圧VC を変化させると理想的な2乗特性から変化す
るが、数式16、17で示される入力電圧では、数式1
0〜数式12に示される2つの√の値は差を取るから、
数式16、17で示される入力電圧がいずれも小さい場
合にはほぼ2乗特性が保たれることになる。即ち、直流
バイアス電圧VC を変化させることで、実質的にマルチ
プライヤのトランスコンダクタンス特性を可変できる。
方のみを用いると、マルチプライヤの出力は数式18の
半分となる。従って、MOS4象限マルチプライヤの入
出力特性は、MOSトランジスタの2乗則を仮定すれば
理想的な乗算特性となる。上述したように、直流バイア
ス電圧VC を変化させると理想的な2乗特性から変化す
るが、数式16、17で示される入力電圧では、数式1
0〜数式12に示される2つの√の値は差を取るから、
数式16、17で示される入力電圧がいずれも小さい場
合にはほぼ2乗特性が保たれることになる。即ち、直流
バイアス電圧VC を変化させることで、実質的にマルチ
プライヤのトランスコンダクタンス特性を可変できる。
【0043】図5に、こうして得られるMOSマルチプ
ライヤの正規化入力対出力電流の入出力特性をK=2の
場合について示す。また、このMOSマルチプライヤの
トランスコンダクタンス特性は数式18のΔIをVx に
ついて微分して次の数式19の如く得られる。図6に、
こうして得られるMOSマルチプライヤの正規化入力に
対するトランスコンダクタンス特性をK=2の場合につ
いて示す。
ライヤの正規化入力対出力電流の入出力特性をK=2の
場合について示す。また、このMOSマルチプライヤの
トランスコンダクタンス特性は数式18のΔIをVx に
ついて微分して次の数式19の如く得られる。図6に、
こうして得られるMOSマルチプライヤの正規化入力に
対するトランスコンダクタンス特性をK=2の場合につ
いて示す。
【0044】
【数19】
【0045】図7は、図2に示す2乗回路の第2の実施
例の回路図である。図7に示す2乗回路は、単位トラン
ジスタおよびK倍トランジスタをいずれもバイポーラト
ランジスタで構成したものである。トランジスタのコレ
クタ電流とベースエミッタ間電圧の関係は指数則に従う
ものとすれば、数式20で示される。
例の回路図である。図7に示す2乗回路は、単位トラン
ジスタおよびK倍トランジスタをいずれもバイポーラト
ランジスタで構成したものである。トランジスタのコレ
クタ電流とベースエミッタ間電圧の関係は指数則に従う
ものとすれば、数式20で示される。
【0046】
【数20】ICi=IS {exp(VBEi /VT)−1}
【0047】ここで、IS は飽和電流、VT は熱電圧で
あり、VT =q/kTと表される。但し、qは単位電子
電荷、kはボルツマン定数、Tは絶対温度である。数式
20は、ベースエミッタ間電圧VBEi が600mV前後
のトランジスタが通常動作時には指数部exp(VBEi /V
T)は10乗程度の値になり、−1は無視できる。この時
に、素子間の整合性は良いと仮定し、ベース幅変調を無
視すると、3つのバイポーラトランジスタが1つの定電
流源で駆動されるトリプルテールセルを構成する各々の
トランジスタのコレクタ電流は次の数式21、数式22
および数式23で表される。
あり、VT =q/kTと表される。但し、qは単位電子
電荷、kはボルツマン定数、Tは絶対温度である。数式
20は、ベースエミッタ間電圧VBEi が600mV前後
のトランジスタが通常動作時には指数部exp(VBEi /V
T)は10乗程度の値になり、−1は無視できる。この時
に、素子間の整合性は良いと仮定し、ベース幅変調を無
視すると、3つのバイポーラトランジスタが1つの定電
流源で駆動されるトリプルテールセルを構成する各々の
トランジスタのコレクタ電流は次の数式21、数式22
および数式23で表される。
【0048】
【数21】
【0049】
【数22】
【0050】
【数23】
【0051】ここで、IS はトランジスタの飽和電流で
あり、VR は入力信号の直流電圧、またVE はトリプル
テールセルの共通エミッタ電圧である。また、テール電
流は次の数式24で表される。
あり、VR は入力信号の直流電圧、またVE はトリプル
テールセルの共通エミッタ電圧である。また、テール電
流は次の数式24で表される。
【0052】
【数24】IC1+IC2+IC3=αF I0
【0053】ここで、αF はトランジスタの直流電流増
幅率である。数式21〜数式23のコレクタ電流の式に
含まれる共通項ISexp{(VR −VE)/VT }は、数式
21から数式24までを利用して解くと次の数式25で
求められる。これにより、バイポーラ2乗回路の出力電
流は次の数式26、数式27で示される。
幅率である。数式21〜数式23のコレクタ電流の式に
含まれる共通項ISexp{(VR −VE)/VT }は、数式
21から数式24までを利用して解くと次の数式25で
求められる。これにより、バイポーラ2乗回路の出力電
流は次の数式26、数式27で示される。
【0054】
【数25】
【0055】
【数26】
【0056】
【数27】
【0057】図8に、バイポーラ2乗回路の入出力特性
を示す。バイポーラ2乗回路の差動出力電流ΔIC は次
の数式28で示される。
を示す。バイポーラ2乗回路の差動出力電流ΔIC は次
の数式28で示される。
【0058】
【数28】
【0059】図7に示したバイポーラ2乗回路の差動出
力電流特性を図9に示す。図9は数式28における関係
式Kexp(VC /VT)をパラメータとして表現している。
図9からわかるように、バイポーラ2乗回路の差動出力
電流特性においては、直流バイアス電圧VC を制御電圧
として、2乗特性を近似でき得る入力電圧範囲を可変と
することができる。また、2乗項の係数も等価的に可変
することができる。バイポーラ2乗回路のトランスコン
ダクタンス特性は数式26から数式28を微分して得ら
れる。例えば、数式27を微分した場合は次の数式29
で示される。
力電流特性を図9に示す。図9は数式28における関係
式Kexp(VC /VT)をパラメータとして表現している。
図9からわかるように、バイポーラ2乗回路の差動出力
電流特性においては、直流バイアス電圧VC を制御電圧
として、2乗特性を近似でき得る入力電圧範囲を可変と
することができる。また、2乗項の係数も等価的に可変
することができる。バイポーラ2乗回路のトランスコン
ダクタンス特性は数式26から数式28を微分して得ら
れる。例えば、数式27を微分した場合は次の数式29
で示される。
【0060】
【数29】
【0061】図10に、数式29に示されるバイポーラ
2乗回路のトランスコンダクタンス特性を、数式29中
の関係式Kexp(VC /VT)をパラメータとして示す。こ
のようなバイポーラ2乗回路のトランスコンダクタンス
特性がV1 =0において最大平坦(maximally Flat)とな
る条件は、2乗回路出力の3次の微分係数がV1 =0に
おいて零となることである。この条件より次の数式30
が求まる。
2乗回路のトランスコンダクタンス特性を、数式29中
の関係式Kexp(VC /VT)をパラメータとして示す。こ
のようなバイポーラ2乗回路のトランスコンダクタンス
特性がV1 =0において最大平坦(maximally Flat)とな
る条件は、2乗回路出力の3次の微分係数がV1 =0に
おいて零となることである。この条件より次の数式30
が求まる。
【0062】
【数30】
【0063】つまり、バイポーラ2乗回路のトランスコ
ンダクタンス特性が単位トランジスタ対Q1、Q2 に対す
る入力V1 =0の時に最大平坦となる条件は、関係式K
exp(VC /VT)=10を中心とする範囲として設定さ
れ、本実施例にあっては図10に示す如くほぼ5〜20
の範囲を対象としている。この数式30は次の数式31
で表現できる。
ンダクタンス特性が単位トランジスタ対Q1、Q2 に対す
る入力V1 =0の時に最大平坦となる条件は、関係式K
exp(VC /VT)=10を中心とする範囲として設定さ
れ、本実施例にあっては図10に示す如くほぼ5〜20
の範囲を対象としている。この数式30は次の数式31
で表現できる。
【0064】
【数31】
【0065】従って、こららの条件を図1に示すマルチ
プライヤに当てはめると、マルチプライヤの差動出力電
流ΔIは、次の数式32で求められる。
プライヤに当てはめると、マルチプライヤの差動出力電
流ΔIは、次の数式32で求められる。
【0066】
【数32】
【0067】図11に、こうして得られるバイポーラマ
ルチプライヤのKexp(VC /VT)=10の場合の入出力
特性をVy をパラメータとして示す。このバイポーラマ
ルチプライヤのトランスコンダクタンス特性は数式32
を微分して次の数式33の如く得られる。
ルチプライヤのKexp(VC /VT)=10の場合の入出力
特性をVy をパラメータとして示す。このバイポーラマ
ルチプライヤのトランスコンダクタンス特性は数式32
を微分して次の数式33の如く得られる。
【0068】
【数33】
【0069】図12に、こうして得られるバイポーラマ
ルチプライヤの関係式Kexp(VC /VT)=10の場合の
トランスコンダスタンス特性をVy をパラメータとして
示す。また、このバイポーラマルチプライヤの直流伝達
特性と制御電圧VC に対する直流伝達特性の変化のよう
すを実験で確認した。図13にバイポーラマルチプライ
ヤの直流伝達特性を、また図14にはバイポーラマルチ
プライヤの制御電圧としての直流バイアス電圧VC に対
する直流伝達特性の変化をそれぞれ実測値で示す。
ルチプライヤの関係式Kexp(VC /VT)=10の場合の
トランスコンダスタンス特性をVy をパラメータとして
示す。また、このバイポーラマルチプライヤの直流伝達
特性と制御電圧VC に対する直流伝達特性の変化のよう
すを実験で確認した。図13にバイポーラマルチプライ
ヤの直流伝達特性を、また図14にはバイポーラマルチ
プライヤの制御電圧としての直流バイアス電圧VC に対
する直流伝達特性の変化をそれぞれ実測値で示す。
【0070】図13の場合は、図7に示すバイポーラ2
乗回路で構成した図1のマルチプライヤの第1の信号V
x と、出力電流ΔIのうちのIM +を電圧として検出した
電圧計測値VM1 との関係を第2の信号Vy をパラメー
タとして表現した直流伝達特性である。またこの場合の
直流バイアス電圧VC =75mVに設定している。
乗回路で構成した図1のマルチプライヤの第1の信号V
x と、出力電流ΔIのうちのIM +を電圧として検出した
電圧計測値VM1 との関係を第2の信号Vy をパラメー
タとして表現した直流伝達特性である。またこの場合の
直流バイアス電圧VC =75mVに設定している。
【0071】図14の場合は、図7に示すバイポーラ2
乗回路で構成した図1のマルチプライヤの第1の信号V
x とマルチプライヤ出力の電圧計測値VM1 との関係で
示される直流伝達特性の直流バイアス電圧VC に対する
変化の様子を示すものである。この場合第2の信号Vy
=±100mVに設定している。
乗回路で構成した図1のマルチプライヤの第1の信号V
x とマルチプライヤ出力の電圧計測値VM1 との関係で
示される直流伝達特性の直流バイアス電圧VC に対する
変化の様子を示すものである。この場合第2の信号Vy
=±100mVに設定している。
【0072】これら図13、図14のいずれの場合も電
源電圧は1Vであり、低電圧動作が確認できた。また、
線形動作する入力電圧範囲も200mVP-P 程度確保で
き、非常に広くすることができた。
源電圧は1Vであり、低電圧動作が確認できた。また、
線形動作する入力電圧範囲も200mVP-P 程度確保で
き、非常に広くすることができた。
【0073】
【発明の効果】以上説明したように本発明によれば、第
1の信号と第2の信号の逆相が差動入力されるMOSF
ETもしくはバイポーラ構成の第1の2乗回路の出力電
流と、第1の信号と第2の信号が差動入力される第2の
2乗回路の出力電流とを差動出力するマルチプライヤに
おいて、一対の単位トランジスタが差動入力対を構成
し、かつこれら単位トランジスタとの駆動能力比がK倍
の大きさのK倍トランジスタが直流バイアスを印加さ
れ、これら3つのトランジスタが共通の定電流源で駆動
され、単位トランジスタ2つの出力が共通接続され、こ
の一対の単位トランジスタとK倍トランジスタの出力で
2乗回路の出力を構成させることにより、直線性の良い
入力電圧範囲を大幅に拡大でき、著しく低い低電圧動作
を可能とし、さらにK倍トランジスタに印加する直流バ
イアス電圧VC を制御電圧としてトランスコンダクタン
ス特性も可変できるという効果がある。
1の信号と第2の信号の逆相が差動入力されるMOSF
ETもしくはバイポーラ構成の第1の2乗回路の出力電
流と、第1の信号と第2の信号が差動入力される第2の
2乗回路の出力電流とを差動出力するマルチプライヤに
おいて、一対の単位トランジスタが差動入力対を構成
し、かつこれら単位トランジスタとの駆動能力比がK倍
の大きさのK倍トランジスタが直流バイアスを印加さ
れ、これら3つのトランジスタが共通の定電流源で駆動
され、単位トランジスタ2つの出力が共通接続され、こ
の一対の単位トランジスタとK倍トランジスタの出力で
2乗回路の出力を構成させることにより、直線性の良い
入力電圧範囲を大幅に拡大でき、著しく低い低電圧動作
を可能とし、さらにK倍トランジスタに印加する直流バ
イアス電圧VC を制御電圧としてトランスコンダクタン
ス特性も可変できるという効果がある。
【図1】本発明のマルチプライヤの基本的構成を示すブ
ロック図である。
ロック図である。
【図2】図1に示す2乗回路の第1の実施例の回路図で
ある。
ある。
【図3】図2に示す2乗回路の入出力特性図である。
【図4】図2に示す2乗回路の差動入出力特性図であ
る。
る。
【図5】図2に示す2乗回路で構成したMOSマルチプ
ライヤの入出力特性図である。
ライヤの入出力特性図である。
【図6】図2に示す2乗回路で構成したMOSマルチプ
ライヤのトランスコンダクタンス特性図である。
ライヤのトランスコンダクタンス特性図である。
【図7】図1に示す2乗回路の第2の実施例の回路図で
ある。
ある。
【図8】図7に示す2乗回路の入出力特性図である。
【図9】図7に示す2乗回路の差動入出力特性図であ
る。
る。
【図10】図7に示す2乗回路のトランスコンダクタン
ス特性図である。
ス特性図である。
【図11】図7に示す2乗回路で構成したバイポーラマ
ルチプライヤの入出力特性図である。
ルチプライヤの入出力特性図である。
【図12】図7に示す2乗回路で構成したバイポーラマ
ルチプライヤのトランスコンダクタンス特性図である。
ルチプライヤのトランスコンダクタンス特性図である。
【図13】図7に示す2乗回路で構成したバイポーラマ
ルチプライヤの直流伝達特性の実測値を示す図である。
ルチプライヤの直流伝達特性の実測値を示す図である。
【図14】図7に示す2乗回路で構成したバイポーラマ
ルチプライヤの直流バイアス電圧VC に対する直流伝達
特性の変化を示す実測値を示す図である。
ルチプライヤの直流バイアス電圧VC に対する直流伝達
特性の変化を示す実測値を示す図である。
1a 第1の2乗回路 1b 第2の2乗回路 M1 単位トランジスタ(MOSFET) M2 単位トランジスタ(MOSFET) M3 K倍トランジスタ(MOSFET) Q1 単位トランジスタ(バイポーラトランジスタ) Q2 単位トランジスタ(バイポーラトランジスタ) Q3 K倍トランジスタ(バイポーラトランジスタ)
Claims (5)
- 【請求項1】 第1の信号と第2の信号の逆相を差動入
力する第1の2乗回路の出力電流と、前記第1の信号と
第2の信号を差動入力する前記第1の2乗回路と同じ第
2の2乗回路の出力電流とを相減ずるように差動出力す
るマルチプライヤにおいて、前記第1および第2の2乗
回路が、差動入力対を形成し且つ出力を共通接続して共
通の定電流源で駆動される2つの単位トランジスタと、
駆動能力比が前記2つの単位トランジスタのK倍であり
且つ直流バイアスを印加されて前記共通の定電流源で駆
動され前記2つの単位トランジスタとともに前記第1お
よび第2の2乗回路の出力対を生成するK倍トランジス
タとを備えることを特徴とするマルチプライヤ。 - 【請求項2】 前記第1および第2の2乗回路の差動入
力対を形成する2つの単位トランジスタと前記K倍トラ
ンジスタとをMOS電界効果トランジスタで構成し、且
つ前記K倍トランジスタは、MOS電界効果トランジス
タのゲート幅Wとゲート長Lとの比W/Lを前記単位ト
ランジスタのK倍として前記K倍の駆動能力比を確保し
たものであることを特徴とする請求項1記載のマルチプ
ライヤ。 - 【請求項3】 前記第1および第2の2乗回路の差動入
力対を形成する2つの単位トランジスタと前記K倍トラ
ンジスタとをバイポーラトランジスタで構成し、且つ前
記K倍トランジスタは、バイポーラトランジスタのエミ
ッタサイズを前記単位トランジスタのK倍として前記K
倍の駆動能力比を確保したものであることを特徴とする
請求項1記載のマルチプライヤ。 - 【請求項4】 前記バイポーラトランジスタで構成した
第1および第2の2乗回路の出力電流の大きさを支配す
る関係式であって、前記K倍トランジスタの直流バイア
ス電圧VC と熱電圧VT との比並びにKを含む関係式K
exp (VC /VT )の値が、10を中心としほぼ5から
20の範囲としたことを特徴する請求項3記載のマルチ
プライヤ。 - 【請求項5】 前記K倍トランジスタに印加する直流バ
イアス値を可変としたことを特徴とする請求項1,2,
3または4に記載のマルチプライヤ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7141284A JP2626629B2 (ja) | 1995-05-16 | 1995-05-16 | マルチプライヤ |
US08/629,132 US5617052A (en) | 1995-05-16 | 1996-04-08 | Transconductance-variable analog multiplier using triple-tail cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7141284A JP2626629B2 (ja) | 1995-05-16 | 1995-05-16 | マルチプライヤ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08315056A JPH08315056A (ja) | 1996-11-29 |
JP2626629B2 true JP2626629B2 (ja) | 1997-07-02 |
Family
ID=15288318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7141284A Expired - Lifetime JP2626629B2 (ja) | 1995-05-16 | 1995-05-16 | マルチプライヤ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5617052A (ja) |
JP (1) | JP2626629B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2144240C (en) * | 1994-03-09 | 1999-03-23 | Katsuji Kimura | Analog multiplier using multitail cell |
JPH09219630A (ja) * | 1995-12-08 | 1997-08-19 | Nec Corp | 差動回路 |
JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Otaおよびバイポーラマルチプライヤ |
US5912834A (en) * | 1996-04-12 | 1999-06-15 | Nec Corporation | Bipolar translinear four-quadrant analog multiplier |
JP2956610B2 (ja) * | 1996-08-30 | 1999-10-04 | 日本電気株式会社 | 電流乗算・割算回路 |
JP2910695B2 (ja) * | 1996-08-30 | 1999-06-23 | 日本電気株式会社 | コスタスループ搬送波再生回路 |
JPH10105632A (ja) * | 1996-09-27 | 1998-04-24 | Nec Corp | トリプラ |
JP3127846B2 (ja) * | 1996-11-22 | 2001-01-29 | 日本電気株式会社 | Cmosマルチプライヤ |
US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
DE10060874C2 (de) * | 2000-12-07 | 2003-11-06 | Advanced Micro Devices Inc | Feldeffekttransistorquadrierer |
DE10220332B4 (de) * | 2002-05-07 | 2004-07-15 | Xignal Technologies Ag | Integrierte Schaltungsanordnung mit einem aktiven Filter und Verfahren zum Trimmen eines aktiven Filters |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU649792B2 (en) * | 1991-03-13 | 1994-06-02 | Nec Corporation | Multiplier and squaring circuit to be used for the same |
GB9307384D0 (en) * | 1993-04-08 | 1993-06-02 | Philips Electronics Uk Ltd | Four quadrant multiplier and a receiver including such a circuit |
US5552734A (en) * | 1993-10-27 | 1996-09-03 | Nec Corporation | Local oscillator frequency multiplier and mixing circuit comprising a squaring circuit |
US5523717A (en) * | 1993-11-10 | 1996-06-04 | Nec Corporation | Operational transconductance amplifier and Bi-MOS multiplier |
JP2606599B2 (ja) * | 1994-09-09 | 1997-05-07 | 日本電気株式会社 | 対数増幅回路 |
US5506538A (en) * | 1995-05-04 | 1996-04-09 | National Science Council Of R.O.C. | Vector summation device |
US5557228A (en) * | 1995-07-26 | 1996-09-17 | National Science Council | Four-quadrant multiplier |
-
1995
- 1995-05-16 JP JP7141284A patent/JP2626629B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-08 US US08/629,132 patent/US5617052A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08315056A (ja) | 1996-11-29 |
US5617052A (en) | 1997-04-01 |
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