JP2626629B2 - マルチプライヤ - Google Patents
マルチプライヤInfo
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- JP2626629B2 JP2626629B2 JP7141284A JP14128495A JP2626629B2 JP 2626629 B2 JP2626629 B2 JP 2626629B2 JP 7141284 A JP7141284 A JP 7141284A JP 14128495 A JP14128495 A JP 14128495A JP 2626629 B2 JP2626629 B2 JP 2626629B2
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- multiplier
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/164—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using means for evaluating powers, e.g. quarter square multiplier
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Description
【０００１】
【産業上の利用分野】本発明は２つのアナログ信号を乗
算するマルチプライヤに関し、特に半導体集積回路上に
構成される４象限アナログマルチプライヤとしてのマル
チプライヤに関する。
算するマルチプライヤに関し、特に半導体集積回路上に
構成される４象限アナログマルチプライヤとしてのマル
チプライヤに関する。
【０００２】
【従来の技術】従来のこの種の４象限アナログマルチプ
ライヤは、本願発明者である木村の提案したものが、先
行技術としてIEICE Transactions on Electronics,Vol.
E76-C,No.5,pp.714-737,May 1993に詳細に記載されてい
る。
ライヤは、本願発明者である木村の提案したものが、先
行技術としてIEICE Transactions on Electronics,Vol.
E76-C,No.5,pp.714-737,May 1993に詳細に記載されてい
る。
【０００３】
【発明が解決しようとする課題】アナログ信号処理にお
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックとして広く利用されている。プロセス
の微細化が進み、それに伴いマルチプライヤを搭載する
ＬＳＩの電源電圧も５Ｖから３．３Ｖあるいは３Ｖ、さ
らには３Ｖ以下へと低電圧化してきており、低電圧回路
技術の必要性が一層高まってきている。
いては、マルチプライヤは欠くことのできないファンク
ション・ブロックとして広く利用されている。プロセス
の微細化が進み、それに伴いマルチプライヤを搭載する
ＬＳＩの電源電圧も５Ｖから３．３Ｖあるいは３Ｖ、さ
らには３Ｖ以下へと低電圧化してきており、低電圧回路
技術の必要性が一層高まってきている。
【０００４】さらに、ＣＭＯＳプロセスがＬＳＩ化には
最適のプロセス技術として広く認められるようになり、
ＣＭＯＳプロセスでマルチプライヤを実現するための回
路技術が求められている。このような状況下にあって、
これらの従来のマルチプライヤは、もともと低電圧動作
が可能ではなく回路的な限界がある。また、ＭＯＳで
は、上述した木村の提案による４象限アナログマルチプ
ライヤはすべて低電圧動作を可能にしてはいるが、直線
性の良い動作入力電圧範囲は広ければ広いほど良い。ま
た、これまで、マルチプライヤのトランスコンダクタン
ス特性を電圧制御することはできなかったという問題点
がある。
最適のプロセス技術として広く認められるようになり、
ＣＭＯＳプロセスでマルチプライヤを実現するための回
路技術が求められている。このような状況下にあって、
これらの従来のマルチプライヤは、もともと低電圧動作
が可能ではなく回路的な限界がある。また、ＭＯＳで
は、上述した木村の提案による４象限アナログマルチプ
ライヤはすべて低電圧動作を可能にしてはいるが、直線
性の良い動作入力電圧範囲は広ければ広いほど良い。ま
た、これまで、マルチプライヤのトランスコンダクタン
ス特性を電圧制御することはできなかったという問題点
がある。
【０００５】本発明の目的は、上述した問題点を解決
し、直線性の良い入力電圧範囲を大幅に拡大でき、低電
圧動作が可能であり、さらにトランスコンダクタンス特
性の電圧制御が可能なマルチプライヤを提供することに
ある。
し、直線性の良い入力電圧範囲を大幅に拡大でき、低電
圧動作が可能であり、さらにトランスコンダクタンス特
性の電圧制御が可能なマルチプライヤを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明は、上述した目的
を達成するために次の手段構成を有する。即ち、マルチ
プライヤに関する本発明の第１の構成は、第１の信号と
第２の信号の逆相を差動入力する第１の２乗回路の出力
電流と、前記第１の信号と第２の信号を差動入力する前
記第１の２乗回路と同じ第２の２乗回路の出力電流とを
相減ずるように差動出力するマルチプライヤにおいて、
前記第１および第２の２乗回路が、差動入力対を形成し
且つ出力を共通接続して共通の定電流源で駆動される２
つの単位トランジスタと、駆動能力比が前記２つの単位
トランジスタのＫ倍であり且つ直流バイアスを印加され
て前記共通の定電流源で駆動され前記２つの単位トラン
ジスタとともに前記第１および第２の２乗回路の出力対
を生成するＫ倍トランジスタとを備える。
を達成するために次の手段構成を有する。即ち、マルチ
プライヤに関する本発明の第１の構成は、第１の信号と
第２の信号の逆相を差動入力する第１の２乗回路の出力
電流と、前記第１の信号と第２の信号を差動入力する前
記第１の２乗回路と同じ第２の２乗回路の出力電流とを
相減ずるように差動出力するマルチプライヤにおいて、
前記第１および第２の２乗回路が、差動入力対を形成し
且つ出力を共通接続して共通の定電流源で駆動される２
つの単位トランジスタと、駆動能力比が前記２つの単位
トランジスタのＫ倍であり且つ直流バイアスを印加され
て前記共通の定電流源で駆動され前記２つの単位トラン
ジスタとともに前記第１および第２の２乗回路の出力対
を生成するＫ倍トランジスタとを備える。
【０００７】本発明の第２の構成は、前記第１の構成に
おいて、前記第１および第２の２乗回路の差動入力対を
形成する２つの単位トランジスタと前記Ｋ倍トランジス
タとをＭＯＳ電界効果トランジスタで構成し、且つ前記
Ｋ倍トランジスタは、ＭＯＳ電界効果トランジスタのゲ
ート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを前記単位トランジ
スタのＫ倍として前記Ｋ倍の駆動能力比を確保した構成
を有する。
おいて、前記第１および第２の２乗回路の差動入力対を
形成する２つの単位トランジスタと前記Ｋ倍トランジス
タとをＭＯＳ電界効果トランジスタで構成し、且つ前記
Ｋ倍トランジスタは、ＭＯＳ電界効果トランジスタのゲ
ート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを前記単位トランジ
スタのＫ倍として前記Ｋ倍の駆動能力比を確保した構成
を有する。
【０００８】本発明の第３の構成は、前記第１の構成に
おいて、前記第１および第２の２乗回路の差動入力対を
形成する２つの単位トランジスタと前記Ｋ倍トランジス
タとをバイポーラトランジスタで構成し、且つ前記Ｋ倍
トランジスタは、バイポーラトランジスタのエミッタサ
イズを前記単位トランジスタのＫ倍として前記Ｋ倍の駆
動能力比を確保した構成を有する。
おいて、前記第１および第２の２乗回路の差動入力対を
形成する２つの単位トランジスタと前記Ｋ倍トランジス
タとをバイポーラトランジスタで構成し、且つ前記Ｋ倍
トランジスタは、バイポーラトランジスタのエミッタサ
イズを前記単位トランジスタのＫ倍として前記Ｋ倍の駆
動能力比を確保した構成を有する。
【０００９】本発明の第４の構成は、前記第３の構成に
おいて、前記バイポーラトランジスタで構成した第１お
よび第２の２乗回路の出力電流の大きさを支配する関係
式であって、前記Ｋ倍トランジスタの直流バイアス電圧
ＶC と熱電圧ＶT との比並びにＫを含む関係式Ｋexp(Ｖ
C ／ＶT ）の値が、１０を中心としほぼ５から２０の範
囲とした構成を有する。
おいて、前記バイポーラトランジスタで構成した第１お
よび第２の２乗回路の出力電流の大きさを支配する関係
式であって、前記Ｋ倍トランジスタの直流バイアス電圧
ＶC と熱電圧ＶT との比並びにＫを含む関係式Ｋexp(Ｖ
C ／ＶT ）の値が、１０を中心としほぼ５から２０の範
囲とした構成を有する。
【００１０】本発明の第５の構成は、前記第１ないし第
４の構成において、前記Ｋ倍トランジスタに印加する直
流バイアス値を可変とした構成を有する。
４の構成において、前記Ｋ倍トランジスタに印加する直
流バイアス値を可変とした構成を有する。
【００１１】
【作用】以下、本発明の作用について述べる。本発明の
マルチプライヤは、半導体集積回路上に形成される４象
限アナログマルチプライヤであって、第１の信号と第２
の信号の逆相を差動入力する第１の２乗回路と、第１の
信号と第２の信号を差動入力する第１と同じ第２の２乗
回路とを利用し、これら２つの２乗回路の出力電流を相
減ずるように差動出力する。
マルチプライヤは、半導体集積回路上に形成される４象
限アナログマルチプライヤであって、第１の信号と第２
の信号の逆相を差動入力する第１の２乗回路と、第１の
信号と第２の信号を差動入力する第１と同じ第２の２乗
回路とを利用し、これら２つの２乗回路の出力電流を相
減ずるように差動出力する。
【００１２】これら２つの２乗回路はいずれも、差動入
力対を構成する一対の単位トランジスタと、駆動能力比
がこれら単位トランジスタのＫ倍のＫ倍トランジスタと
を備え、これら３つのトランジスタを共通の定電流源で
駆動し、また２つの単位トランジスタの出力は共通接続
され、Ｋ倍トランジスタ出力とともに２乗回路の出力対
を形成する構成をとっている。
力対を構成する一対の単位トランジスタと、駆動能力比
がこれら単位トランジスタのＫ倍のＫ倍トランジスタと
を備え、これら３つのトランジスタを共通の定電流源で
駆動し、また２つの単位トランジスタの出力は共通接続
され、Ｋ倍トランジスタ出力とともに２乗回路の出力対
を形成する構成をとっている。
【００１３】Ｋ倍トランジスタが、その駆動能力比にお
いて一対の単位トランジスタのそれぞれのＫ倍であると
いうことは、具体的には、これら３つのトランジスタを
例えばバイポーラトランジスタ構成としたときは、エミ
ッタサイズがＫ倍であることを意味する。このＫ倍トラ
ンジスタには直流バイアス電圧ＶC がベース、もしくは
ゲートに印加され、且つこのＶC は可変可能とする。
いて一対の単位トランジスタのそれぞれのＫ倍であると
いうことは、具体的には、これら３つのトランジスタを
例えばバイポーラトランジスタ構成としたときは、エミ
ッタサイズがＫ倍であることを意味する。このＫ倍トラ
ンジスタには直流バイアス電圧ＶC がベース、もしくは
ゲートに印加され、且つこのＶC は可変可能とする。
【００１４】このような構成の４象限アナログマルチプ
ライヤとすることにより、ＭＯＳ２乗回路およびバイポ
ーラ２乗回路何れによって構成する場合にあってもＫ倍
トランジスタに対する直流バイアス電圧ＶC を制御電圧
としてトランスコンダクタンス特性を可変可能とし、且
つＫ倍トランジスタと単位トランジスタとの組合せ動作
に基づき、直線性を確保した入力電圧範囲の拡大が低電
圧動作の下で実現可能となる。
ライヤとすることにより、ＭＯＳ２乗回路およびバイポ
ーラ２乗回路何れによって構成する場合にあってもＫ倍
トランジスタに対する直流バイアス電圧ＶC を制御電圧
としてトランスコンダクタンス特性を可変可能とし、且
つＫ倍トランジスタと単位トランジスタとの組合せ動作
に基づき、直線性を確保した入力電圧範囲の拡大が低電
圧動作の下で実現可能となる。
【００１５】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明のマルチプライヤの基本的構成を示
すブロック図である。図１に示すマルチプライヤは、第
１の信号Ｖx と第２の信号の逆相−Ｖy を差動入力する
第１の２乗回路１ａと、第１の信号Ｖx と第２の信号Ｖ
y を差動入力する第２の２乗回路１ｂとを備え、これら
２つの２乗回路の出力電流の差動出力ΔＩを得る。この
ように、２乗回路を２つ用いてマルチプライヤを実現す
る方法はクオータスクェア技術に呼ばれ、次の数式１恒
等式で線形動作が補償されている。
る。図１は、本発明のマルチプライヤの基本的構成を示
すブロック図である。図１に示すマルチプライヤは、第
１の信号Ｖx と第２の信号の逆相−Ｖy を差動入力する
第１の２乗回路１ａと、第１の信号Ｖx と第２の信号Ｖ
y を差動入力する第２の２乗回路１ｂとを備え、これら
２つの２乗回路の出力電流の差動出力ΔＩを得る。この
ように、２乗回路を２つ用いてマルチプライヤを実現す
る方法はクオータスクェア技術に呼ばれ、次の数式１恒
等式で線形動作が補償されている。
【００１６】
【数１】 ΔＩ＝κ（Ｖx ＋Ｖy ）2 −κ（Ｖx −Ｖy ）2 ＝４κＶx Ｖy 但し、κはトランスコンダクタンスパラメータである。
【００１７】図２は、図１の２乗回路の第１の実施例の
回路図である。図２に示す２乗回路は、差動入力対を形
成し且つ出力を共通接続して共通の定電流源Ｉ0 で駆動
される一対２個のＭＯＳ電界効果トランジスタ（以後、
ＭＯＳＦＥＴと略称する）Ｍ１，Ｍ２と、定電流源Ｉ0
で駆動されるＭＯＳＦＥＴを利用するＫ倍トランジスタ
Ｍ３とを備える。
回路図である。図２に示す２乗回路は、差動入力対を形
成し且つ出力を共通接続して共通の定電流源Ｉ0 で駆動
される一対２個のＭＯＳ電界効果トランジスタ（以後、
ＭＯＳＦＥＴと略称する）Ｍ１，Ｍ２と、定電流源Ｉ0
で駆動されるＭＯＳＦＥＴを利用するＫ倍トランジスタ
Ｍ３とを備える。
【００１８】このＭＯＳＦＥＴを利用した２乗回路（以
後、ＭＯＳ２乗回路という）の各素子間の整合性は良い
と仮定し、ゲート幅変調と基板効果を無視し、また飽和
領域で動作しているＭＯＳＦＥＴのドレイン電流とゲー
ト・ソース間電圧との関係は２乗則に従うものとする
と、トリプルテールセルを構成する各々のＭＯＳＦＥＴ
のドレイン電流ＩD1、ＩD2およびＩD3はそれぞれ次の数
式２〜数式７の各式で表される。
後、ＭＯＳ２乗回路という）の各素子間の整合性は良い
と仮定し、ゲート幅変調と基板効果を無視し、また飽和
領域で動作しているＭＯＳＦＥＴのドレイン電流とゲー
ト・ソース間電圧との関係は２乗則に従うものとする
と、トリプルテールセルを構成する各々のＭＯＳＦＥＴ
のドレイン電流ＩD1、ＩD2およびＩD3はそれぞれ次の数
式２〜数式７の各式で表される。
【００１９】
【数２】
【００２０】
【数３】
【００２１】
【数４】
【００２２】
【数５】
【００２３】
【数６】
【００２４】
【数７】
【００２５】ここで、ＶR はＭＯＳ２乗回路に対する入
力信号の直流電圧成分、ＶS は３つのＭＯＳＦＥＴが１
つの定電流源で駆動されるトリプルテールセルの共通ソ
ース電圧である。従って、例えば図２のＶ1 入力側の＋
端子には１／２・Ｖ1 ＋ＶRが印加される。また、β＝
μ（ＣOX／２）（Ｗ／Ｌ）はトランスコンダクタンスパ
ラメータであり、μはキャリアの実効モビリティ、ＣOX
は単位面積当たりのゲート酸化膜容量、Ｗ、Ｌはそれぞ
れゲート幅、ゲート長である。また、ＶTHはスレッショ
ルド電圧である。また、テール電流は次の数式８で表さ
れる。
力信号の直流電圧成分、ＶS は３つのＭＯＳＦＥＴが１
つの定電流源で駆動されるトリプルテールセルの共通ソ
ース電圧である。従って、例えば図２のＶ1 入力側の＋
端子には１／２・Ｖ1 ＋ＶRが印加される。また、β＝
μ（ＣOX／２）（Ｗ／Ｌ）はトランスコンダクタンスパ
ラメータであり、μはキャリアの実効モビリティ、ＣOX
は単位面積当たりのゲート酸化膜容量、Ｗ、Ｌはそれぞ
れゲート幅、ゲート長である。また、ＶTHはスレッショ
ルド電圧である。また、テール電流は次の数式８で表さ
れる。
【００２６】
【数８】ＩD1＋ＩD2＋ＩD3＝Ｉ0
【００２７】数式２、数式４、数式６を使って数式８を
解くと、図２におけるＭ１、Ｍ２およびＭ３の３つのＭ
ＯＳＦＥＴのいずれもがカットオフ状態にならない次の
数式９に示す入力電圧範囲において、ＭＯＳ２乗回路の
出力電流は数式１０および数式１１で示される。
解くと、図２におけるＭ１、Ｍ２およびＭ３の３つのＭ
ＯＳＦＥＴのいずれもがカットオフ状態にならない次の
数式９に示す入力電圧範囲において、ＭＯＳ２乗回路の
出力電流は数式１０および数式１１で示される。
【００２８】
【数９】
【００２９】
【数１０】
【００３０】
【数１１】
【００３１】図３に、例としてＫ＝１の場合のＭＯＳ２
乗回路の出力電流特性を直流バイアス電圧ＶC をパラメ
ータとし、かつ、√（Ｉ0 ／β）で正規化した入力Ｖ1
対応で示す。数式１０および数式１１を使ってＭＯＳ２
乗回路の差動出力電流ΔＩDは次の数式１２で表すこと
ができる。
乗回路の出力電流特性を直流バイアス電圧ＶC をパラメ
ータとし、かつ、√（Ｉ0 ／β）で正規化した入力Ｖ1
対応で示す。数式１０および数式１１を使ってＭＯＳ２
乗回路の差動出力電流ΔＩDは次の数式１２で表すこと
ができる。
【００３２】
【数１２】
【００３３】数式１２からもわかるように、このような
ＭＯＳ２乗回路においては、直流バイアス電圧ＶC を変
化させると２乗特性が変わってくる。従って、数式１０
〜数式１２で直流バイアス電圧ＶC ＝０とおくと、上述
した数式９に示した入力電圧範囲内では理想的な２乗特
性が得られる。これを次の数式１３、数式１４および数
式１５に示す。
ＭＯＳ２乗回路においては、直流バイアス電圧ＶC を変
化させると２乗特性が変わってくる。従って、数式１０
〜数式１２で直流バイアス電圧ＶC ＝０とおくと、上述
した数式９に示した入力電圧範囲内では理想的な２乗特
性が得られる。これを次の数式１３、数式１４および数
式１５に示す。
【００３４】
【数１３】
【００３５】
【数１４】
【００３６】
【数１５】
【００３７】図４に、数式１５に示されるＭＯＳ２乗回
路の差動出力電流特性をＫ＝１、Ｋ＝２の場合について
示す。図１に示すマルチプライヤのブロック図に対応さ
せると、Ｖ1 およびＶ2 はそれぞれ次の数式１６および
数式１７とおける。
路の差動出力電流特性をＫ＝１、Ｋ＝２の場合について
示す。図１に示すマルチプライヤのブロック図に対応さ
せると、Ｖ1 およびＶ2 はそれぞれ次の数式１６および
数式１７とおける。
【００３８】
【数１６】Ｖ1 ＝Ｖx ＋Ｖy
【００３９】
【数１７】Ｖ2 ＝Ｖx −Ｖy
【００４０】これにより、Ｋ＝１の場合のマルチプライ
ヤの差動出力電流ΔＩは、直流バイアス電圧ＶC にかか
わらずに次の数式１８で求まる。
ヤの差動出力電流ΔＩは、直流バイアス電圧ＶC にかか
わらずに次の数式１８で求まる。
【００４１】
【数１８】
【００４２】なお、ＭＯＳ２乗回路の差動出力電流の片
方のみを用いると、マルチプライヤの出力は数式１８の
半分となる。従って、ＭＯＳ４象限マルチプライヤの入
出力特性は、ＭＯＳトランジスタの２乗則を仮定すれば
理想的な乗算特性となる。上述したように、直流バイア
ス電圧ＶC を変化させると理想的な２乗特性から変化す
るが、数式１６、１７で示される入力電圧では、数式１
０〜数式１２に示される２つの√の値は差を取るから、
数式１６、１７で示される入力電圧がいずれも小さい場
合にはほぼ２乗特性が保たれることになる。即ち、直流
バイアス電圧ＶC を変化させることで、実質的にマルチ
プライヤのトランスコンダクタンス特性を可変できる。
方のみを用いると、マルチプライヤの出力は数式１８の
半分となる。従って、ＭＯＳ４象限マルチプライヤの入
出力特性は、ＭＯＳトランジスタの２乗則を仮定すれば
理想的な乗算特性となる。上述したように、直流バイア
ス電圧ＶC を変化させると理想的な２乗特性から変化す
るが、数式１６、１７で示される入力電圧では、数式１
０〜数式１２に示される２つの√の値は差を取るから、
数式１６、１７で示される入力電圧がいずれも小さい場
合にはほぼ２乗特性が保たれることになる。即ち、直流
バイアス電圧ＶC を変化させることで、実質的にマルチ
プライヤのトランスコンダクタンス特性を可変できる。
【００４３】図５に、こうして得られるＭＯＳマルチプ
ライヤの正規化入力対出力電流の入出力特性をＫ＝２の
場合について示す。また、このＭＯＳマルチプライヤの
トランスコンダクタンス特性は数式１８のΔＩをＶx に
ついて微分して次の数式１９の如く得られる。図６に、
こうして得られるＭＯＳマルチプライヤの正規化入力に
対するトランスコンダクタンス特性をＫ＝２の場合につ
いて示す。
ライヤの正規化入力対出力電流の入出力特性をＫ＝２の
場合について示す。また、このＭＯＳマルチプライヤの
トランスコンダクタンス特性は数式１８のΔＩをＶx に
ついて微分して次の数式１９の如く得られる。図６に、
こうして得られるＭＯＳマルチプライヤの正規化入力に
対するトランスコンダクタンス特性をＫ＝２の場合につ
いて示す。
【００４４】
【数１９】
【００４５】図７は、図２に示す２乗回路の第２の実施
例の回路図である。図７に示す２乗回路は、単位トラン
ジスタおよびＫ倍トランジスタをいずれもバイポーラト
ランジスタで構成したものである。トランジスタのコレ
クタ電流とベースエミッタ間電圧の関係は指数則に従う
ものとすれば、数式２０で示される。
例の回路図である。図７に示す２乗回路は、単位トラン
ジスタおよびＫ倍トランジスタをいずれもバイポーラト
ランジスタで構成したものである。トランジスタのコレ
クタ電流とベースエミッタ間電圧の関係は指数則に従う
ものとすれば、数式２０で示される。
【００４６】
【数２０】ＩCi＝ＩS ｛exp(ＶBEi ／ＶT)−１｝
【００４７】ここで、ＩS は飽和電流、ＶT は熱電圧で
あり、ＶT ＝ｑ／ｋＴと表される。但し、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。数式
２０は、ベースエミッタ間電圧ＶBEi が６００ｍＶ前後
のトランジスタが通常動作時には指数部exp(ＶBEi ／Ｖ
T)は１０乗程度の値になり、−１は無視できる。この時
に、素子間の整合性は良いと仮定し、ベース幅変調を無
視すると、３つのバイポーラトランジスタが１つの定電
流源で駆動されるトリプルテールセルを構成する各々の
トランジスタのコレクタ電流は次の数式２１、数式２２
および数式２３で表される。
あり、ＶT ＝ｑ／ｋＴと表される。但し、ｑは単位電子
電荷、ｋはボルツマン定数、Ｔは絶対温度である。数式
２０は、ベースエミッタ間電圧ＶBEi が６００ｍＶ前後
のトランジスタが通常動作時には指数部exp(ＶBEi ／Ｖ
T)は１０乗程度の値になり、−１は無視できる。この時
に、素子間の整合性は良いと仮定し、ベース幅変調を無
視すると、３つのバイポーラトランジスタが１つの定電
流源で駆動されるトリプルテールセルを構成する各々の
トランジスタのコレクタ電流は次の数式２１、数式２２
および数式２３で表される。
【００４８】
【数２１】
【００４９】
【数２２】
【００５０】
【数２３】
【００５１】ここで、ＩS はトランジスタの飽和電流で
あり、ＶR は入力信号の直流電圧、またＶE はトリプル
テールセルの共通エミッタ電圧である。また、テール電
流は次の数式２４で表される。
あり、ＶR は入力信号の直流電圧、またＶE はトリプル
テールセルの共通エミッタ電圧である。また、テール電
流は次の数式２４で表される。
【００５２】
【数２４】ＩC1＋ＩC2＋ＩC3＝αF Ｉ0
【００５３】ここで、αF はトランジスタの直流電流増
幅率である。数式２１〜数式２３のコレクタ電流の式に
含まれる共通項ＩSexp｛（ＶR −ＶE)／ＶT ｝は、数式
２１から数式２４までを利用して解くと次の数式２５で
求められる。これにより、バイポーラ２乗回路の出力電
流は次の数式２６、数式２７で示される。
幅率である。数式２１〜数式２３のコレクタ電流の式に
含まれる共通項ＩSexp｛（ＶR −ＶE)／ＶT ｝は、数式
２１から数式２４までを利用して解くと次の数式２５で
求められる。これにより、バイポーラ２乗回路の出力電
流は次の数式２６、数式２７で示される。
【００５４】
【数２５】
【００５５】
【数２６】
【００５６】
【数２７】
【００５７】図８に、バイポーラ２乗回路の入出力特性
を示す。バイポーラ２乗回路の差動出力電流ΔＩC は次
の数式２８で示される。
を示す。バイポーラ２乗回路の差動出力電流ΔＩC は次
の数式２８で示される。
【００５８】
【数２８】
【００５９】図７に示したバイポーラ２乗回路の差動出
力電流特性を図９に示す。図９は数式２８における関係
式Ｋexp(ＶC ／ＶT)をパラメータとして表現している。
図９からわかるように、バイポーラ２乗回路の差動出力
電流特性においては、直流バイアス電圧ＶC を制御電圧
として、２乗特性を近似でき得る入力電圧範囲を可変と
することができる。また、２乗項の係数も等価的に可変
することができる。バイポーラ２乗回路のトランスコン
ダクタンス特性は数式２６から数式２８を微分して得ら
れる。例えば、数式２７を微分した場合は次の数式２９
で示される。
力電流特性を図９に示す。図９は数式２８における関係
式Ｋexp(ＶC ／ＶT)をパラメータとして表現している。
図９からわかるように、バイポーラ２乗回路の差動出力
電流特性においては、直流バイアス電圧ＶC を制御電圧
として、２乗特性を近似でき得る入力電圧範囲を可変と
することができる。また、２乗項の係数も等価的に可変
することができる。バイポーラ２乗回路のトランスコン
ダクタンス特性は数式２６から数式２８を微分して得ら
れる。例えば、数式２７を微分した場合は次の数式２９
で示される。
【００６０】
【数２９】
【００６１】図１０に、数式２９に示されるバイポーラ
２乗回路のトランスコンダクタンス特性を、数式２９中
の関係式Ｋexp(ＶC ／ＶT)をパラメータとして示す。こ
のようなバイポーラ２乗回路のトランスコンダクタンス
特性がＶ1 ＝０において最大平坦(maximally Flat)とな
る条件は、２乗回路出力の３次の微分係数がＶ1 ＝０に
おいて零となることである。この条件より次の数式３０
が求まる。
２乗回路のトランスコンダクタンス特性を、数式２９中
の関係式Ｋexp(ＶC ／ＶT)をパラメータとして示す。こ
のようなバイポーラ２乗回路のトランスコンダクタンス
特性がＶ1 ＝０において最大平坦(maximally Flat)とな
る条件は、２乗回路出力の３次の微分係数がＶ1 ＝０に
おいて零となることである。この条件より次の数式３０
が求まる。
【００６２】
【数３０】
【００６３】つまり、バイポーラ２乗回路のトランスコ
ンダクタンス特性が単位トランジスタ対Ｑ1、Ｑ2 に対す
る入力Ｖ1 ＝０の時に最大平坦となる条件は、関係式Ｋ
exp(ＶC ／ＶT)＝１０を中心とする範囲として設定さ
れ、本実施例にあっては図１０に示す如くほぼ５〜２０
の範囲を対象としている。この数式３０は次の数式３１
で表現できる。
ンダクタンス特性が単位トランジスタ対Ｑ1、Ｑ2 に対す
る入力Ｖ1 ＝０の時に最大平坦となる条件は、関係式Ｋ
exp(ＶC ／ＶT)＝１０を中心とする範囲として設定さ
れ、本実施例にあっては図１０に示す如くほぼ５〜２０
の範囲を対象としている。この数式３０は次の数式３１
で表現できる。
【００６４】
【数３１】
【００６５】従って、こららの条件を図１に示すマルチ
プライヤに当てはめると、マルチプライヤの差動出力電
流ΔＩは、次の数式３２で求められる。
プライヤに当てはめると、マルチプライヤの差動出力電
流ΔＩは、次の数式３２で求められる。
【００６６】
【数３２】
【００６７】図１１に、こうして得られるバイポーラマ
ルチプライヤのＫexp(ＶC ／ＶT)＝１０の場合の入出力
特性をＶy をパラメータとして示す。このバイポーラマ
ルチプライヤのトランスコンダクタンス特性は数式３２
を微分して次の数式３３の如く得られる。
ルチプライヤのＫexp(ＶC ／ＶT)＝１０の場合の入出力
特性をＶy をパラメータとして示す。このバイポーラマ
ルチプライヤのトランスコンダクタンス特性は数式３２
を微分して次の数式３３の如く得られる。
【００６８】
【数３３】
【００６９】図１２に、こうして得られるバイポーラマ
ルチプライヤの関係式Ｋexp(ＶC ／ＶT)＝１０の場合の
トランスコンダスタンス特性をＶy をパラメータとして
示す。また、このバイポーラマルチプライヤの直流伝達
特性と制御電圧ＶC に対する直流伝達特性の変化のよう
すを実験で確認した。図１３にバイポーラマルチプライ
ヤの直流伝達特性を、また図１４にはバイポーラマルチ
プライヤの制御電圧としての直流バイアス電圧ＶC に対
する直流伝達特性の変化をそれぞれ実測値で示す。
ルチプライヤの関係式Ｋexp(ＶC ／ＶT)＝１０の場合の
トランスコンダスタンス特性をＶy をパラメータとして
示す。また、このバイポーラマルチプライヤの直流伝達
特性と制御電圧ＶC に対する直流伝達特性の変化のよう
すを実験で確認した。図１３にバイポーラマルチプライ
ヤの直流伝達特性を、また図１４にはバイポーラマルチ
プライヤの制御電圧としての直流バイアス電圧ＶC に対
する直流伝達特性の変化をそれぞれ実測値で示す。
【００７０】図１３の場合は、図７に示すバイポーラ２
乗回路で構成した図１のマルチプライヤの第１の信号Ｖ
x と、出力電流ΔＩのうちのＩM +を電圧として検出した
電圧計測値ＶＭ1 との関係を第２の信号Ｖy をパラメー
タとして表現した直流伝達特性である。またこの場合の
直流バイアス電圧ＶC ＝７５ｍＶに設定している。
乗回路で構成した図１のマルチプライヤの第１の信号Ｖ
x と、出力電流ΔＩのうちのＩM +を電圧として検出した
電圧計測値ＶＭ1 との関係を第２の信号Ｖy をパラメー
タとして表現した直流伝達特性である。またこの場合の
直流バイアス電圧ＶC ＝７５ｍＶに設定している。
【００７１】図１４の場合は、図７に示すバイポーラ２
乗回路で構成した図１のマルチプライヤの第１の信号Ｖ
x とマルチプライヤ出力の電圧計測値ＶＭ1 との関係で
示される直流伝達特性の直流バイアス電圧ＶC に対する
変化の様子を示すものである。この場合第２の信号Ｖy
＝±１００ｍＶに設定している。
乗回路で構成した図１のマルチプライヤの第１の信号Ｖ
x とマルチプライヤ出力の電圧計測値ＶＭ1 との関係で
示される直流伝達特性の直流バイアス電圧ＶC に対する
変化の様子を示すものである。この場合第２の信号Ｖy
＝±１００ｍＶに設定している。
【００７２】これら図１３、図１４のいずれの場合も電
源電圧は１Ｖであり、低電圧動作が確認できた。また、
線形動作する入力電圧範囲も２００ｍＶP-P 程度確保で
き、非常に広くすることができた。
源電圧は１Ｖであり、低電圧動作が確認できた。また、
線形動作する入力電圧範囲も２００ｍＶP-P 程度確保で
き、非常に広くすることができた。
【００７３】
【発明の効果】以上説明したように本発明によれば、第
１の信号と第２の信号の逆相が差動入力されるＭＯＳＦ
ＥＴもしくはバイポーラ構成の第１の２乗回路の出力電
流と、第１の信号と第２の信号が差動入力される第２の
２乗回路の出力電流とを差動出力するマルチプライヤに
おいて、一対の単位トランジスタが差動入力対を構成
し、かつこれら単位トランジスタとの駆動能力比がＫ倍
の大きさのＫ倍トランジスタが直流バイアスを印加さ
れ、これら３つのトランジスタが共通の定電流源で駆動
され、単位トランジスタ２つの出力が共通接続され、こ
の一対の単位トランジスタとＫ倍トランジスタの出力で
２乗回路の出力を構成させることにより、直線性の良い
入力電圧範囲を大幅に拡大でき、著しく低い低電圧動作
を可能とし、さらにＫ倍トランジスタに印加する直流バ
イアス電圧ＶC を制御電圧としてトランスコンダクタン
ス特性も可変できるという効果がある。
１の信号と第２の信号の逆相が差動入力されるＭＯＳＦ
ＥＴもしくはバイポーラ構成の第１の２乗回路の出力電
流と、第１の信号と第２の信号が差動入力される第２の
２乗回路の出力電流とを差動出力するマルチプライヤに
おいて、一対の単位トランジスタが差動入力対を構成
し、かつこれら単位トランジスタとの駆動能力比がＫ倍
の大きさのＫ倍トランジスタが直流バイアスを印加さ
れ、これら３つのトランジスタが共通の定電流源で駆動
され、単位トランジスタ２つの出力が共通接続され、こ
の一対の単位トランジスタとＫ倍トランジスタの出力で
２乗回路の出力を構成させることにより、直線性の良い
入力電圧範囲を大幅に拡大でき、著しく低い低電圧動作
を可能とし、さらにＫ倍トランジスタに印加する直流バ
イアス電圧ＶC を制御電圧としてトランスコンダクタン
ス特性も可変できるという効果がある。
【図１】本発明のマルチプライヤの基本的構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示す２乗回路の第１の実施例の回路図で
ある。
ある。
【図３】図２に示す２乗回路の入出力特性図である。
【図４】図２に示す２乗回路の差動入出力特性図であ
る。
る。
【図５】図２に示す２乗回路で構成したＭＯＳマルチプ
ライヤの入出力特性図である。
ライヤの入出力特性図である。
【図６】図２に示す２乗回路で構成したＭＯＳマルチプ
ライヤのトランスコンダクタンス特性図である。
ライヤのトランスコンダクタンス特性図である。
【図７】図１に示す２乗回路の第２の実施例の回路図で
ある。
ある。
【図８】図７に示す２乗回路の入出力特性図である。
【図９】図７に示す２乗回路の差動入出力特性図であ
る。
る。
【図１０】図７に示す２乗回路のトランスコンダクタン
ス特性図である。
ス特性図である。
【図１１】図７に示す２乗回路で構成したバイポーラマ
ルチプライヤの入出力特性図である。
ルチプライヤの入出力特性図である。
【図１２】図７に示す２乗回路で構成したバイポーラマ
ルチプライヤのトランスコンダクタンス特性図である。
ルチプライヤのトランスコンダクタンス特性図である。
【図１３】図７に示す２乗回路で構成したバイポーラマ
ルチプライヤの直流伝達特性の実測値を示す図である。
ルチプライヤの直流伝達特性の実測値を示す図である。
【図１４】図７に示す２乗回路で構成したバイポーラマ
ルチプライヤの直流バイアス電圧ＶC に対する直流伝達
特性の変化を示す実測値を示す図である。
ルチプライヤの直流バイアス電圧ＶC に対する直流伝達
特性の変化を示す実測値を示す図である。
１ａ 第１の２乗回路 １ｂ 第２の２乗回路 Ｍ１ 単位トランジスタ（ＭＯＳＦＥＴ） Ｍ２ 単位トランジスタ（ＭＯＳＦＥＴ） Ｍ３ Ｋ倍トランジスタ（ＭＯＳＦＥＴ） Ｑ１ 単位トランジスタ（バイポーラトランジスタ） Ｑ２ 単位トランジスタ（バイポーラトランジスタ） Ｑ３ Ｋ倍トランジスタ（バイポーラトランジスタ）
Claims (5)
- 【請求項１】 第１の信号と第２の信号の逆相を差動入
力する第１の２乗回路の出力電流と、前記第１の信号と
第２の信号を差動入力する前記第１の２乗回路と同じ第
２の２乗回路の出力電流とを相減ずるように差動出力す
るマルチプライヤにおいて、前記第１および第２の２乗
回路が、差動入力対を形成し且つ出力を共通接続して共
通の定電流源で駆動される２つの単位トランジスタと、
駆動能力比が前記２つの単位トランジスタのＫ倍であり
且つ直流バイアスを印加されて前記共通の定電流源で駆
動され前記２つの単位トランジスタとともに前記第１お
よび第２の２乗回路の出力対を生成するＫ倍トランジス
タとを備えることを特徴とするマルチプライヤ。 - 【請求項２】 前記第１および第２の２乗回路の差動入
力対を形成する２つの単位トランジスタと前記Ｋ倍トラ
ンジスタとをＭＯＳ電界効果トランジスタで構成し、且
つ前記Ｋ倍トランジスタは、ＭＯＳ電界効果トランジス
タのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを前記単位ト
ランジスタのＫ倍として前記Ｋ倍の駆動能力比を確保し
たものであることを特徴とする請求項１記載のマルチプ
ライヤ。 - 【請求項３】 前記第１および第２の２乗回路の差動入
力対を形成する２つの単位トランジスタと前記Ｋ倍トラ
ンジスタとをバイポーラトランジスタで構成し、且つ前
記Ｋ倍トランジスタは、バイポーラトランジスタのエミ
ッタサイズを前記単位トランジスタのＫ倍として前記Ｋ
倍の駆動能力比を確保したものであることを特徴とする
請求項１記載のマルチプライヤ。 - 【請求項４】 前記バイポーラトランジスタで構成した
第１および第２の２乗回路の出力電流の大きさを支配す
る関係式であって、前記Ｋ倍トランジスタの直流バイア
ス電圧ＶC と熱電圧ＶT との比並びにＫを含む関係式Ｋ
exp （ＶC ／ＶT ）の値が、１０を中心としほぼ５から
２０の範囲としたことを特徴する請求項３記載のマルチ
プライヤ。 - 【請求項５】 前記Ｋ倍トランジスタに印加する直流バ
イアス値を可変としたことを特徴とする請求項１，２，
３または４に記載のマルチプライヤ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141284A JP2626629B2 (ja) | 1995-05-16 | 1995-05-16 | マルチプライヤ |
| US08/629,132 US5617052A (en) | 1995-05-16 | 1996-04-08 | Transconductance-variable analog multiplier using triple-tail cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7141284A JP2626629B2 (ja) | 1995-05-16 | 1995-05-16 | マルチプライヤ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08315056A JPH08315056A (ja) | 1996-11-29 |
| JP2626629B2 true JP2626629B2 (ja) | 1997-07-02 |
Family
ID=15288318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141284A Expired - Lifetime JP2626629B2 (ja) | 1995-05-16 | 1995-05-16 | マルチプライヤ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617052A (ja) |
| JP (1) | JP2626629B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2144240C (en) * | 1994-03-09 | 1999-03-23 | Katsuji Kimura | Analog multiplier using multitail cell |
| JPH09219630A (ja) * | 1995-12-08 | 1997-08-19 | Nec Corp | 差動回路 |
| JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Ｏｔａおよびバイポーラマルチプライヤ |
| US5912834A (en) * | 1996-04-12 | 1999-06-15 | Nec Corporation | Bipolar translinear four-quadrant analog multiplier |
| JP2956610B2 (ja) * | 1996-08-30 | 1999-10-04 | 日本電気株式会社 | 電流乗算・割算回路 |
| JP2910695B2 (ja) * | 1996-08-30 | 1999-06-23 | 日本電気株式会社 | コスタスループ搬送波再生回路 |
| JPH10105632A (ja) * | 1996-09-27 | 1998-04-24 | Nec Corp | トリプラ |
| JP3127846B2 (ja) * | 1996-11-22 | 2001-01-29 | 日本電気株式会社 | Ｃｍｏｓマルチプライヤ |
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| DE10060874C2 (de) * | 2000-12-07 | 2003-11-06 | Advanced Micro Devices Inc | Feldeffekttransistorquadrierer |
| DE10220332B4 (de) * | 2002-05-07 | 2004-07-15 | Xignal Technologies Ag | Integrierte Schaltungsanordnung mit einem aktiven Filter und Verfahren zum Trimmen eines aktiven Filters |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU649792B2 (en) * | 1991-03-13 | 1994-06-02 | Nec Corporation | Multiplier and squaring circuit to be used for the same |
| GB9307384D0 (en) * | 1993-04-08 | 1993-06-02 | Philips Electronics Uk Ltd | Four quadrant multiplier and a receiver including such a circuit |
| US5552734A (en) * | 1993-10-27 | 1996-09-03 | Nec Corporation | Local oscillator frequency multiplier and mixing circuit comprising a squaring circuit |
| US5523717A (en) * | 1993-11-10 | 1996-06-04 | Nec Corporation | Operational transconductance amplifier and Bi-MOS multiplier |
| JP2606599B2 (ja) * | 1994-09-09 | 1997-05-07 | 日本電気株式会社 | 対数増幅回路 |
| US5506538A (en) * | 1995-05-04 | 1996-04-09 | National Science Council Of R.O.C. | Vector summation device |
| US5557228A (en) * | 1995-07-26 | 1996-09-17 | National Science Council | Four-quadrant multiplier |
-
1995
- 1995-05-16 JP JP7141284A patent/JP2626629B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-08 US US08/629,132 patent/US5617052A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08315056A (ja) | 1996-11-29 |
| US5617052A (en) | 1997-04-01 |
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