JP2514066Y2

JP2514066Y2 - Ｆｅｔ増幅回路

Info

Publication number: JP2514066Y2
Application number: JP1985018652U
Authority: JP
Inventors: 暢道大谷
Original assignee: 暢道大谷
Priority date: 1985-02-13
Filing date: 1985-02-13
Publication date: 1996-10-16
Anticipated expiration: 2000-02-13
Also published as: JPS61136618U

Description

【考案の詳細な説明】［産業上の利用分野］本考案は、FET（電界効果トランジスタ）を用いて構
成したアナログ型の増幅回路に関し、特に、出力の直線
性と温度特性に優れ、かつ、入力回路及び出力回路にお
ける平衡、不平衡の自由度を有するFET増幅回路に関す
る。

［従来の技術］周知のアナログ型増幅器は、それが適用される帯域に
より大別して、一般的な交流増幅器と、直流域までの増
幅が可能な直流増幅器とに分けられる。

また、直流増幅器には、チョッパ型と差動型とがあ
り、両者を比較すると、チョッパ型はドリフトが小さい
利点がある反面、高い周波数の増幅は不可能であり、一
方、差動型はドリフトの点ではチョッパ型に劣るが、高
周波帯域の増幅にも適用可能であるという特徴がある。

［考案が解決しようとする問題点］本考案は、上記差動型の直流増幅器の改良に関するも
のであり、本考案により解決しようとする従来技術の問
題点は、第１には、周知の差動増幅器は入出力間の直線
性が悪いことであり、第２には、不平衡型増幅器とする
場合に、一般の差動増幅器は、平衡型の入出力及び不平
衡型の入力には容易に対処できるが、不平衡型の出力は
実現しにくいことである。

まず、第１の問題点については、FETは２乗特性の素
子として一般に知られるところであるが、これはFETを
ソース接地で用いた場合、入力電圧に対して２乗特性を
持つ出力電流が得られるということである。

差動増幅器にあっては、第５図示のように、同一特性
の素子を２個用いて、それぞれの出力電流の差を出力と
して取り出すことにより、この２乗特性を打ち消して、
一見、入出力間の直線性を向上させる効果を生じさせる
ように理解されるが、これは、２個の抵抗R₁とR₂の抵抗
値が小さい場合ほど、上記効果が顕著に表れる。すなわ
ち、第７図示のように、抵抗R₁とR₂との値が零である場
合には、一般的なプッシュプル増幅器について知られて
いるように、完全に２乗特性が打ち消される。ところ
が、この場合において不平衡出力を実現するには、本考
案と比べて極めて不利となる。この場合、第５図または
第６図の如くしなければならず、第５図の如き方法で出
力を取り出した場合、２乗特性の歪みをもろに出力する
ことになる上、激しいドリフトを発生することになる。
また第６図の如き方法で出力を取り出した場合は、ドリ
フトは押さえられるものの、出力の入力に対する直線性
は得られない結果となる。すなわち、Tr₃のドレインは
単なる抵抗負荷であるのに比べて、Tr₄のドレインはTr₅
のコレクタという能動負荷と出力端子につながる負荷と
の並列回路となり、複雑且つ不均衡なものとなるからで
ある。なお、この点については、後段でも第６図に基づ
いて説明する。

次に一方、R₁及びR₂を高抵抗化ないし定電流化する場
合であるが、入出力間の直線性が悪化し、歪率が増加す
る。

以下、共通ソースを定電流化した場合の差動回路につ
いて、直線性が悪化することを証明する。

第８図（Ａ）において、差動増幅器を構成する一対の
素子の共通ソースを定電流源とし、v₁とv₂はそれぞれの
素子のゲート・ソース間にかかる電圧、i₁とi₂はそれぞ
れの素子のドレイン電流とする。また、入力電圧をｖ、
ドレイン電流差をｉ、共通ソースの定電流の値をＣ（定
数）とすれば、ｖ＝v₁−v₂ ……（１）ｉ＝i₁−i₂ ……（２）Ｃ＝i₁＋i₂ ……（３）が成立する。

また、２つの素子は特性が揃っているので、ａ及びｂ
を定数として、と表わすことができ、同図（Ｂ）のような２次曲線とな
る。

次に、式（４）と（５）をそれぞれ２乗して、その和
と差をとれば、（v₁ ²＋v₂ ²）−2b（v₁＋v₂）＋2b² ＝a²（i₁＋i₂）＝a²C ……（６）（v₁ ²−v₂ ²）−2b（v₁−v₂）＝a²（i₁−i₂）＝a²i ……（７）となる。式（６）に式（１）を代入して、v₂を求める
と、 2v₂ ²＋２（ｖ−2b）v₂＋v²−2bv＋2b²−a²C＝０となり、式（７）に式（１）と（８）を代入して、となるが、±の符号はｉとｖが同相なので、＋の符号の
みとなる。よって、これをｉについて表わして、次式を
得る。

式（９）は、入力電圧ｖと出力電流差ｉとの関係を示
すものであるが、この式は一次式でないため、両者の関
係が非直線性であることが証明される。

次に、差同増幅器では、平衡型の入出力及び不平衡型
の入力には対処できるが、不平衡型の出力が実現しにく
い点について、説明する。

すなわち、第５図示のように構成した差動増幅器で
は、２段目の片側（＊印部）の出力が生かされておら
ず、温度ドリフトを打ち消す効果が望めなくなる。

これを改善するために、第６図のように、片側の出力
電流をトランジスタTr₅によって移動させる手段がある
が、２段目の２つのトランジスタTr₃とTr₄の負荷が大幅
に異なるために、歪みの原因になる。

また、第５図において、抵抗R₁とR₂を高抵抗化ないし
定電流化すると、ドリフトの問題は改善されるものの、
平衡出力の差動増幅器、すなわち＊印部からも出力させ
る場合以上のものには、なり得ない。のみならず、これ
らの高抵抗化ないし定電流化は、前述したように歪率が
悪化する不都合も招くことになる。

本考案は、これらの従来手段の問題点を解決した優れ
た直線性を備えるFET増幅回路を提供するものである。

［問題を解決するための手段］本考案のFET増幅回路は、Ｎチャンネル複合型FETとＰ
チャンネル複合型FETとの、それぞれの第１素子のソー
ス同士、同じく第２素子のソース同士、前者の第１素子
と後者の第２素子とのゲート同士、及び前者の第２素子
と後者の第１素子とのゲート同士を、それぞれ接続し、
これらの２つのゲート接続部に入力電圧を印加し、互い
にゲート同士が接続されている素子の２つのドレインの
１組または２組から出力電流差または出力電圧差を取り
出すようにしたものである。

ここで、『複合型FET』とは、「同じ規格でしかも特
性（同じドレイン電流を得るためのゲート・ソース間電
圧）の揃った２つのFETを、２素子が同一温度になるよ
うにするために、１つの容器に封入したも」のであり、
各半導体メーカーから製造販売されている。

［作用］入力電圧と、出力電流差ないし出力電圧差とが、後段
で詳細に説明するように、一次式で表わされる関係とな
り、直線性が実現される。

［実施例］第１図は、本考案のFET増幅回路の基本的構成を示
す。

Tr₁aとTr₂a、及びTr₁bとTr₂bは、それぞれＮチャンネ
ル及びＰチャンネルの複合型FETであり、ｖなる入力電
圧に対して、互いに逆位相となる電流を出力し、それら
の差を取り出す増幅器である。

以下、第１図示回路において、入出力間の直線性が得
られることを証明する。なお、各式に付記した、・
・・等の符号は、それらの式で表わされる曲線を示す第
２図の符号に対応するものである。

v₁a、v₂a、v₁b及びv₂bは、それぞれ素子Tr₁a、Tr₂a、
Tr₁b及びTr₂bのゲート・ソース間電圧であり、同じくi₁
a、i₂a、i₁b及びi₂bは、それぞれ素子のドレイン電流で
ある。

また、ｖは入力電圧、ｉは出力電流差である。

まず、各素子が２乗特性のものであるとすると、α
₁a、α₁b、β₁a及びβ₁bを定数として、と表わされ、それぞれ第２図の曲線及びとして示さ
れる。

FETの零バイアス時のドレイン電流を、Tr₁a及びTr₁b
についてそれぞれI_Dss₁a及びI_Dss₁bとし、零バイアス時
の相互コンダクタンスを同様にそれぞれgm₀₁a及びgm₀₁b
とすれば、また、式（１）より（∵v₁a＝０のとき式（３）と（４）より、よって式（１）は、となる。

同様にして、式（２）は、となる。

ところで、Tr₁aとTr₁bとは、直列につながっているの
で、ドレイン電流は相等しく、これをi₁とすれば、 i₁a＝i₁b＝i₁ ……（５）また、ｖ＝v₁a＋v₁b ……（６）である。よって、式（１）′，（２）′，（５）及び
（６）より、となる。

次に、素子Tr₂aとTr₂bについても全く同様にして、式
（１）′，（２）′，（５）及び（７）に対応して、そ
れぞれ添字１を２と改めた式が成立し、式（６）に対応
するもののみが、 −ｖ＝v₂a＋v₂b ……（６）′ となる。

よって、となる。

また、複合型FETでは、それを構成する２つの素子の
特性が揃っているので、 I_Dss₁a＝I_Dss₂a＝I_Dssa I_Dss₁b＝I_Dss₂b＝I_Dssb gm₀₁a＝gm₀₂a＝gm₀a gm₀₁b＝gm₀₂b＝gm₀b である。したがって、式（８）はとなって、ｉはｖの一次式となる。すなわち、入力電圧
ｖと出力（ドレイン）電流差ｉとの関係が、直線となる
ことが証明された。

また、本考案の増幅回路が、平衡、不平衡の自由度を
有すること、すなわち、従来の手段では困難であった不
平衡出力をも、容易に作りだせることについては、後段
の実施例回路に基いて説明する。

［実施例］第３図は、入力端子１及び入力端子２から平衡入力を
入力させ、出力端子１及び出力端子２から平衡出力を取
りだす場合の実施例である。同図では、図面レイアウト
の配置の都合上、ソースの結線を交差させて示している
が、実態は前記第１図示と同一の回路になっている。

第３図示回路において、入力を不平衡とする場合は、
入力端子１又は２のいずれか一方を接地すればよく、ま
た、不平衡出力を取りだす場合には、出力端子１又は２
のいずれか一方の出力のみを適用すればよい。したがっ
て、本考案回路においては、入力、出力のいずれについ
ても、平衡あるいは不平衡を、きわめて容易に実施でき
る。

次に第４図は、本考案を音響用前置増幅器に適用した
実施例を示す。同図では、入力、出力をともに不平衡と
しているが、入力を平衡型としたい場合には、接地して
ある入力端子を接地せずに、もう一方の入力として適用
すればよい。また、出力を平衡型としたい場合には、Tr
₁aとTr₁bのドレインの負荷以降の回路を、Tr₂aとTr₂bの
ドレインの負荷以降と同様に構成することにより、実施
できる。

第４図示のFET増幅器は、ムービング・コイル型のカ
ートリッジの微小な信号を増幅し、等化特性をも備えた
出力を得ることができるもので、電力増幅器のみを接地
することによって、スピーカを駆動でき、歪のない音質
を得ることができる。

また、第４図示回路は、数十Hz以下で２万倍もの増幅
率を有するため、0.16Hz以下でサーボを働かせて、ドリ
フトを抑制するようにしてある。さらに、本考案の特徴
である直線性に優れた点を発揮させるために、本考案に
よる回路部分にのみ増幅作用を具備させ、0.16Hz以上の
帯域では、全く負帰還を施していない。

［考案の効果］（１）直流領域まで増幅可能な差動増幅器と同等の温
度特性を備えて、なお、入力及び出力の双方について、
平衡、不平衡のいずれに対しても対応できる。

（２）入出力間の直線性が優れていて、負帰還を必要
としない。

【図面の簡単な説明】

第１図は本考案の基本構成を示す回路図、第２図は同回
路の特性を示すグラフ、第３図及び第４図はそれぞれ本
考案の１実施例を示す回路図、第５図から第８図はそれ
ぞれ従来技術による回路を示す図である。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】Ｎチャンネル複合型FETとＰチャンネル複
合型FETとの、それぞれの第１素子のソース同士、同じ
く第２素子のソース同士、前者の第１素子と後者の第２
素子とのゲート同士、及び前者の第２素子と後者の第１
素子とのゲート同士を、それぞれ接続し、これらの２つ
のゲート接続部に入力電圧を印加し、互いにゲート同士
が接続されている素子の２つのドレインの１組または２
組から、入力電圧に直線的に比例する出力電流差または
出力電圧差を取りだすようにしてなるFET増幅回路。