JP2900995B2 - 電圧加算回路 - Google Patents
電圧加算回路Info
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- 230000006866 deterioration Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
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- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers for addition or subtraction
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Description
【０００１】
【発明の属する技術分野】本発明は、電圧加算回路に関
し、特に、２つの差動増幅回路を備え、半導体集積回路
上に構成される電圧加算回路に関する。
し、特に、２つの差動増幅回路を備え、半導体集積回路
上に構成される電圧加算回路に関する。
【０００２】
【従来の技術】従来、この種の例として、図３及び図４
に示されるような構成を備えた電圧加算回路が挙げられ
る。図３は、バイポーラ・トランジスタを用いた電圧加
算回路（以下、従来例１）を示すものであり、図４は、
ＭＯＳトランジスタを用いた電圧加算回路（以下、従来
例２）を示すものである。以下に、従来例１及び従来例
２の夫々について説明する。
に示されるような構成を備えた電圧加算回路が挙げられ
る。図３は、バイポーラ・トランジスタを用いた電圧加
算回路（以下、従来例１）を示すものであり、図４は、
ＭＯＳトランジスタを用いた電圧加算回路（以下、従来
例２）を示すものである。以下に、従来例１及び従来例
２の夫々について説明する。
【０００３】まず、従来例１について図３を用いて説明
する。
する。
【０００４】従来例１は、２つのバイポーラ・トランジ
スタＱ１、Ｑ２を備えた差動対と、２つのバイポーラ・
トランジスタＱ３、Ｑ４を備えた差動対との２つの差動
対を有している。バイポーラ・トランジスタＱ３は、ダ
イオード接続をされており、そのコレクタには、２つの
バイポーラ・トランジスタＱ５及びＱ６で構成されるカ
レントミラー回路を介してバイポーラ・トランジスタＱ
１のコレクタ電流と同じ電流値を有する電流が流れる。
また、２つのバイポーラ・トランジスタＱ２及びＱ４の
コレクタには、２対の差動対の整合性を高めるために、
各バイポーラ・トランジスタＱ１〜Ｑ４のコレクタ電圧
をほぼ等しくするように、夫々、ダイオード接続された
２つのバイポーラ・トランジスタＱ７及びＱ８が挿入さ
れている。
スタＱ１、Ｑ２を備えた差動対と、２つのバイポーラ・
トランジスタＱ３、Ｑ４を備えた差動対との２つの差動
対を有している。バイポーラ・トランジスタＱ３は、ダ
イオード接続をされており、そのコレクタには、２つの
バイポーラ・トランジスタＱ５及びＱ６で構成されるカ
レントミラー回路を介してバイポーラ・トランジスタＱ
１のコレクタ電流と同じ電流値を有する電流が流れる。
また、２つのバイポーラ・トランジスタＱ２及びＱ４の
コレクタには、２対の差動対の整合性を高めるために、
各バイポーラ・トランジスタＱ１〜Ｑ４のコレクタ電圧
をほぼ等しくするように、夫々、ダイオード接続された
２つのバイポーラ・トランジスタＱ７及びＱ８が挿入さ
れている。
【０００５】一般に、アーリー効果によるベース幅変調
を無視すれば、バイポーラ・トランジスタのコレクタ電
流Ｉc と、ベース−エミッタ間電圧ＶBEとの関係は、
（１）式で示される。
を無視すれば、バイポーラ・トランジスタのコレクタ電
流Ｉc と、ベース−エミッタ間電圧ＶBEとの関係は、
（１）式で示される。
【０００６】
【数１】 ここで、Ｉs で示されるものは、単位トランジスタの飽
和電流である。ＶT で示されるものは、熱電圧であり、
ＶT ＝ｋＴ／ｑと表される。但し、ｑは単位電子電荷で
あり、ｋはボルツマン定数であり、Ｔは絶対温度であ
る。
和電流である。ＶT で示されるものは、熱電圧であり、
ＶT ＝ｋＴ／ｑと表される。但し、ｑは単位電子電荷で
あり、ｋはボルツマン定数であり、Ｔは絶対温度であ
る。
【０００７】これを踏まえた上で、以下においては、バ
イポーラ・トランジスタの直流電流増幅率が十分１に近
いものとして、ベース電流を無視して回路解析を行う。
イポーラ・トランジスタの直流電流増幅率が十分１に近
いものとして、ベース電流を無視して回路解析を行う。
【０００８】図３に示される電圧加算回路において、テ
ール電流Ｉ0 で駆動される２つの差動対の夫々のバイポ
ーラ・トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４のコレ
クタ電流Ｉc1、Ｉc2、Ｉc3、及びＩc4は、夫々、（２）
〜（５）式で示される。
ール電流Ｉ0 で駆動される２つの差動対の夫々のバイポ
ーラ・トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４のコレ
クタ電流Ｉc1、Ｉc2、Ｉc3、及びＩc4は、夫々、（２）
〜（５）式で示される。
【０００９】
【数２】
【００１０】
【数３】
【００１１】
【数４】
【００１２】
【数５】 ここで、バイポーラ・トランジスタＱ１のコレクタとバ
イポーラ・トランジスタＱ３のコレクタとについて、２
つのバイポーラ・トランジスタＱ５及びＱ６とで構成さ
れるカレントミラー回路を介して接続されているため、
流れる電流は等しくなり、（６）式で示されるような関
係が成り立つ。
イポーラ・トランジスタＱ３のコレクタとについて、２
つのバイポーラ・トランジスタＱ５及びＱ６とで構成さ
れるカレントミラー回路を介して接続されているため、
流れる電流は等しくなり、（６）式で示されるような関
係が成り立つ。
【００１３】
【数６】 従って、（２）式及び（４）式から、Ｖ1 ＝Ｖ0 −Ｖ2
が成り立ち、（７）式が求まる。
が成り立ち、（７）式が求まる。
【００１４】
【数７】 （７）式から、従来例１は、電圧加算回路であることが
理解される。
理解される。
【００１５】また、従来例１においては、前述の通り、
２対の差動対の整合性を高めるために、各バイポーラ・
トランジスタＱ１〜Ｑ４のコレクタ電圧が等しくなるよ
うに、バイポーラ・トランジスタＱ７及びＱ８を挿入し
たが、バイポーラ・トランジスタＱ１、Ｑ２、Ｑ４のコ
レクタ−エミッタ間電圧もバイポーラ・トランジスタＱ
３のコレクタ−エミッタ間電圧とほぼ等しくする必要が
あり、電源電圧としては、１．６Ｖ以上が必要であるこ
とが理解される。
２対の差動対の整合性を高めるために、各バイポーラ・
トランジスタＱ１〜Ｑ４のコレクタ電圧が等しくなるよ
うに、バイポーラ・トランジスタＱ７及びＱ８を挿入し
たが、バイポーラ・トランジスタＱ１、Ｑ２、Ｑ４のコ
レクタ−エミッタ間電圧もバイポーラ・トランジスタＱ
３のコレクタ−エミッタ間電圧とほぼ等しくする必要が
あり、電源電圧としては、１．６Ｖ以上が必要であるこ
とが理解される。
【００１６】次に、従来例２について図４を用いて説明
する。
する。
【００１７】従来例２は、２つのＭＯＳトランジスタＭ
１、Ｍ２を備えた差動対と、２つのＭＯＳトランジスタ
Ｍ３、Ｍ４を備えた差動対との２つの差動対を有してい
る。ＭＯＳトランジスタＭ３は、ダイオード接続されて
おり、そのドレインには、２つのＭＯＳトランジスタＭ
５及びＭ６で構成されるカレントミラー回路を介してＭ
ＯＳトランジスタＭ２のドレイン電流と同じ電流値を有
する電流が流れる。また、２つのＭＯＳトランジスタＭ
１及びＭ４のドレインには、２対の差動対の整合性を高
めるために、各ＭＯＳトランジスタＭ１〜Ｍ４のドレイ
ン電圧をほぼ等しくするように、夫々、ダイオード接続
された２つのＭＯＳトランジスタＭ７及びＭ８が挿入さ
れている。
１、Ｍ２を備えた差動対と、２つのＭＯＳトランジスタ
Ｍ３、Ｍ４を備えた差動対との２つの差動対を有してい
る。ＭＯＳトランジスタＭ３は、ダイオード接続されて
おり、そのドレインには、２つのＭＯＳトランジスタＭ
５及びＭ６で構成されるカレントミラー回路を介してＭ
ＯＳトランジスタＭ２のドレイン電流と同じ電流値を有
する電流が流れる。また、２つのＭＯＳトランジスタＭ
１及びＭ４のドレインには、２対の差動対の整合性を高
めるために、各ＭＯＳトランジスタＭ１〜Ｍ４のドレイ
ン電圧をほぼ等しくするように、夫々、ダイオード接続
された２つのＭＯＳトランジスタＭ７及びＭ８が挿入さ
れている。
【００１８】一般に、チャネル長変調及び基板効果を無
視し、ＭＯＳトランジスタのドレイン電流とゲート−ソ
ース間電圧の関係が２乗則に従うものとすると、ＭＯＳ
トランジスタのドレイン電流は、（８）式のように表さ
れる。
視し、ＭＯＳトランジスタのドレイン電流とゲート−ソ
ース間電圧の関係が２乗則に従うものとすると、ＭＯＳ
トランジスタのドレイン電流は、（８）式のように表さ
れる。
【００１９】
【数８】 ここで、βは、トランスコンダクタンス・パラメータで
あり、β＝μ（Ｃox／２）（Ｗ／Ｌ）と表される。但
し、μはキャリアの実行モビリティ、Ｃoxは単位面積当
たりのゲート酸化膜容量、Ｗ及びＬは夫々ゲート幅及び
ゲート長である。
あり、β＝μ（Ｃox／２）（Ｗ／Ｌ）と表される。但
し、μはキャリアの実行モビリティ、Ｃoxは単位面積当
たりのゲート酸化膜容量、Ｗ及びＬは夫々ゲート幅及び
ゲート長である。
【００２０】図４に示される電圧加算回路において、テ
ール電流Ｉ0 で駆動される２つのＭＯＳ差動対の夫々の
ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、及びＭ４のドレ
イン電流ＩD1、ＩD2、ＩD3、及びＩD4は、夫々、（９）
〜（１２）式で示される。
ール電流Ｉ0 で駆動される２つのＭＯＳ差動対の夫々の
ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、及びＭ４のドレ
イン電流ＩD1、ＩD2、ＩD3、及びＩD4は、夫々、（９）
〜（１２）式で示される。
【００２１】
【数９】
【００２２】
【数１０】
【００２３】
【数１１】
【００２４】
【数１２】 ここで、ＭＯＳトランジスタＭ２のドレインとＭＯＳト
ランジスタＭ３のドレインについて、２つのＭＯＳトラ
ンジスタＭ５及びＭ６とで構成されるカレントミラー回
路を介して接続されているため、流れる電流は等しくな
り、（１３）式で示されるような関係が成り立つ。
ランジスタＭ３のドレインについて、２つのＭＯＳトラ
ンジスタＭ５及びＭ６とで構成されるカレントミラー回
路を介して接続されているため、流れる電流は等しくな
り、（１３）式で示されるような関係が成り立つ。
【００２５】
【数１３】 従って、（１０）式及び（１１）式から、Ｖ1 ＝Ｖ2 −
Ｖ0 が成り立ち、（１４）式が求まる。
Ｖ0 が成り立ち、（１４）式が求まる。
【００２６】
【数１４】 （１４）式から、従来例２は、電圧加算（減算）回路で
あることが理解される。
あることが理解される。
【００２７】
【発明が解決しようとする課題】アナログ信号処理にお
いては、電圧加算回路は、良く用いられる必要性の高い
ファンクション・ブロックである。特に、近年、低電圧
動作が可能で、且つ周波数特定の良好な電圧加算回路の
必要性が高まってきている。
いては、電圧加算回路は、良く用いられる必要性の高い
ファンクション・ブロックである。特に、近年、低電圧
動作が可能で、且つ周波数特定の良好な電圧加算回路の
必要性が高まってきている。
【００２８】しかしながら、上述した従来例１及び従来
例２のいずれの電圧加算回路においても、カレントミラ
ー回路にｐｎｐトランジスタ或いはｐチャネルトランジ
スタを用いて信号電流を通していることから周波数特性
が伸びないといった問題点を有していた。
例２のいずれの電圧加算回路においても、カレントミラ
ー回路にｐｎｐトランジスタ或いはｐチャネルトランジ
スタを用いて信号電流を通していることから周波数特性
が伸びないといった問題点を有していた。
【００２９】また、従来例１及び従来例２のいずれの電
圧加算回路においても、カレントミラー回路を介して電
流が供給される２対の差動対の夫々のトランジスタの電
位をほぼ等しい値にして、整合性を高める必要があるこ
とから、電源電圧を高くしなければならず、低電圧での
動作が行えないといった問題点を有していた。
圧加算回路においても、カレントミラー回路を介して電
流が供給される２対の差動対の夫々のトランジスタの電
位をほぼ等しい値にして、整合性を高める必要があるこ
とから、電源電圧を高くしなければならず、低電圧での
動作が行えないといった問題点を有していた。
【００３０】本発明の目的は、このような問題点を解決
すべく、低電圧化及び周波数特性の改善が図られた電圧
加算回路を提供することにある。
すべく、低電圧化及び周波数特性の改善が図られた電圧
加算回路を提供することにある。
【００３１】
【課題を解決するための手段】本発明は、上述した課題
を解決すべく、以下に示す手段を提供する。
を解決すべく、以下に示す手段を提供する。
【００３２】即ち、本発明によれば、第１及び第２のト
ランジスタを備え第１の駆動電流で駆動される第１の差
動対と、第３及び第４のトランジスタを備え前記第１の
駆動電流と等しい電流値を有する第２の駆動電流で駆動
される第２の差動対とを有しており、前記第３のトラン
ジスタがダイオード接続されており、前記第１及び第２
のトランジスタ間に差動入力電圧が印加され、前記第４
のトランジスタに入力電圧が印加されて、前記差動入力
電圧と前記入力電圧とを加算する電圧加算回路におい
て、前記第２のトランジスタと前記第３のトランジスタ
とは、共通接続されて、該共通接続部を出力端子として
おり、且つ、前記第１及び第２の駆動電流と等しい電流
値を有する電流源を共通の負荷としていることを特徴と
する電圧加算回路が得られる。
ランジスタを備え第１の駆動電流で駆動される第１の差
動対と、第３及び第４のトランジスタを備え前記第１の
駆動電流と等しい電流値を有する第２の駆動電流で駆動
される第２の差動対とを有しており、前記第３のトラン
ジスタがダイオード接続されており、前記第１及び第２
のトランジスタ間に差動入力電圧が印加され、前記第４
のトランジスタに入力電圧が印加されて、前記差動入力
電圧と前記入力電圧とを加算する電圧加算回路におい
て、前記第２のトランジスタと前記第３のトランジスタ
とは、共通接続されて、該共通接続部を出力端子として
おり、且つ、前記第１及び第２の駆動電流と等しい電流
値を有する電流源を共通の負荷としていることを特徴と
する電圧加算回路が得られる。
【００３３】また、本発明によれば、第１及び第２のト
ランジスタを備え第１の駆動電流で駆動される第１の差
動対と、第３及び第４のトランジスタを備え前記第１の
駆動電流と等しい電流値を有する第２の駆動電流で駆動
される第２の差動対とを有しており、前記第３のトラン
ジスタがダイオード接続されており、前記第１及び第２
のトランジスタ間に差動入力電圧が印加され、前記第４
のトランジスタに入力電圧が印加されて、前記差動入力
電圧と前記入力電圧とを加算（減算）する電圧加算（減
算）回路において、前記第１のトランジスタと前記第３
のトランジスタとは、共通接続されて、該共通接続部を
出力端子としており、且つ、前記第１及び第２の駆動電
流と等しい電流値を有する電流源を共通の負荷としてい
ることを特徴とする電圧加算（減算）回路が得られる。
ランジスタを備え第１の駆動電流で駆動される第１の差
動対と、第３及び第４のトランジスタを備え前記第１の
駆動電流と等しい電流値を有する第２の駆動電流で駆動
される第２の差動対とを有しており、前記第３のトラン
ジスタがダイオード接続されており、前記第１及び第２
のトランジスタ間に差動入力電圧が印加され、前記第４
のトランジスタに入力電圧が印加されて、前記差動入力
電圧と前記入力電圧とを加算（減算）する電圧加算（減
算）回路において、前記第１のトランジスタと前記第３
のトランジスタとは、共通接続されて、該共通接続部を
出力端子としており、且つ、前記第１及び第２の駆動電
流と等しい電流値を有する電流源を共通の負荷としてい
ることを特徴とする電圧加算（減算）回路が得られる。
【００３４】ここで、前記いずれかの電圧加算回路にお
いて、前記第１乃至第４のトランジスタは、バイポーラ
・トランジスタ又はＭＯＳトランジスタのいずれか一方
である。
いて、前記第１乃至第４のトランジスタは、バイポーラ
・トランジスタ又はＭＯＳトランジスタのいずれか一方
である。
【００３５】
【発明の実施の形態】本発明の特徴は、２対の差動対に
関して、一の差動対を構成する２つのトランジスタの内
の一方のトランジスタと、他の差動対を構成するトラン
ジスタの内の一方のトランジスタとが、２対の差動対の
駆動電流（テール電流；電流値Ｉ0 ）と等しい電流値を
有する電流源を共通負荷としていることである。
関して、一の差動対を構成する２つのトランジスタの内
の一方のトランジスタと、他の差動対を構成するトラン
ジスタの内の一方のトランジスタとが、２対の差動対の
駆動電流（テール電流；電流値Ｉ0 ）と等しい電流値を
有する電流源を共通負荷としていることである。
【００３６】以下に様々な実施の形態について図面を用
いて説明する。
いて説明する。
【００３７】（第１の実施の形態）本発明の第１の実施
の形態の電圧加算回路について図１を用いて説明する。
の形態の電圧加算回路について図１を用いて説明する。
【００３８】本実施の形態の電圧加算回路は、第１及び
第２のバイポーラ・トランジスタＱ１及びＱ２を備えた
第１の差動対と、第３及び第４のバイポーラ・トランジ
スタＱ３及びＱ４を備えた第２の差動対とを有してい
る。これらの第１及び第２の差動対は、夫々テール電流
１及び２（電流値Ｉ0 ）で駆動される。また、第３のバ
イポーラ・トランジスタＱ３は、ダイオード接続されて
おり、コレクタを第２のバイポーラ・トランジスタＱ２
のコレクタに接続されている。更に、第２及び第３のバ
イポーラ・トランジスタＱ２及びＱ３は、テール電流１
及び２と等しい電流値を有する定電流源３（電流値
Ｉ0 ）を共通負荷としている。また、第１のバイポーラ
・トランジスタＱ１のコレクタは、第４のバイポーラ・
トランジスタＱ４のコレクタと接続されている。更に、
第１及び第４のバイポーラ・トランジスタＱ１及びＱ４
のコレクタには、２対の差動対の整合性を高めるため
に、各バイポーラ・トランジスタＱ１〜Ｑ４のコレクタ
電圧をほぼ等しくするように、レベルシフト電圧源ＶLS
が挿入されている。
第２のバイポーラ・トランジスタＱ１及びＱ２を備えた
第１の差動対と、第３及び第４のバイポーラ・トランジ
スタＱ３及びＱ４を備えた第２の差動対とを有してい
る。これらの第１及び第２の差動対は、夫々テール電流
１及び２（電流値Ｉ0 ）で駆動される。また、第３のバ
イポーラ・トランジスタＱ３は、ダイオード接続されて
おり、コレクタを第２のバイポーラ・トランジスタＱ２
のコレクタに接続されている。更に、第２及び第３のバ
イポーラ・トランジスタＱ２及びＱ３は、テール電流１
及び２と等しい電流値を有する定電流源３（電流値
Ｉ0 ）を共通負荷としている。また、第１のバイポーラ
・トランジスタＱ１のコレクタは、第４のバイポーラ・
トランジスタＱ４のコレクタと接続されている。更に、
第１及び第４のバイポーラ・トランジスタＱ１及びＱ４
のコレクタには、２対の差動対の整合性を高めるため
に、各バイポーラ・トランジスタＱ１〜Ｑ４のコレクタ
電圧をほぼ等しくするように、レベルシフト電圧源ＶLS
が挿入されている。
【００３９】また、本実施の形態においても、前述の従
来例１と同様に、テール電流１及び２（電流値Ｉ0 ）で
駆動される２つの差動対を構成する第１乃至第４のバイ
ポーラ・トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４の夫
々のコレクタ電流Ｉc1、Ｉc2、Ｉc3、及びＩc4は、
（２）〜（５）式で示される。
来例１と同様に、テール電流１及び２（電流値Ｉ0 ）で
駆動される２つの差動対を構成する第１乃至第４のバイ
ポーラ・トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４の夫
々のコレクタ電流Ｉc1、Ｉc2、Ｉc3、及びＩc4は、
（２）〜（５）式で示される。
【００４０】ここで、第２及び第３のトランジスタＱ２
及びＱ３は、テール電流１及び２と等しい電流値Ｉ0 を
有する定電流源３を共通負荷としている。従って、図１
に示される回路においては、（１５）式が成り立つこと
になる。
及びＱ３は、テール電流１及び２と等しい電流値Ｉ0 を
有する定電流源３を共通負荷としている。従って、図１
に示される回路においては、（１５）式が成り立つこと
になる。
【００４１】
【数１５】 この（１５）式、並びに（３）及び（４）式より、tanh
｛Ｖ1 ／（２ＶT ）｝＝tanh｛（Ｖ0 −Ｖ2 ）／（２Ｖ
T ）｝となり、（７）式の関係が成り立つ。これより、
図１に示される回路は、電圧加算回路であることが理解
される。
｛Ｖ1 ／（２ＶT ）｝＝tanh｛（Ｖ0 −Ｖ2 ）／（２Ｖ
T ）｝となり、（７）式の関係が成り立つ。これより、
図１に示される回路は、電圧加算回路であることが理解
される。
【００４２】また、本実施の形態の電圧加算回路におい
ては、前述の通り、２対の差動対の整合性を高めるため
に、第１乃至第４のバイポーラ・トランジスタＱ１〜Ｑ
４の各コレクタ電圧が等しくなるように、レベルシフト
電圧源ＶLSを挿入したが、第１、第２、及び第４のバイ
ポーラ・トランジスタＱ１、Ｑ２及びＱ４の夫々のコレ
クタ−エミッタ間電圧も第３のバイポーラ・トランジス
タＱ３のコレクタ−エミッタ間電圧と等しくする必要が
あり、定電流源３に最小電圧として０．２Ｖをあてがえ
ば、レベルシフト電圧源ＶLSの電圧値も０．２Ｖとな
り、電源電圧ＶCCとしては、１．１Ｖ以上必要であるこ
とが理解される。
ては、前述の通り、２対の差動対の整合性を高めるため
に、第１乃至第４のバイポーラ・トランジスタＱ１〜Ｑ
４の各コレクタ電圧が等しくなるように、レベルシフト
電圧源ＶLSを挿入したが、第１、第２、及び第４のバイ
ポーラ・トランジスタＱ１、Ｑ２及びＱ４の夫々のコレ
クタ−エミッタ間電圧も第３のバイポーラ・トランジス
タＱ３のコレクタ−エミッタ間電圧と等しくする必要が
あり、定電流源３に最小電圧として０．２Ｖをあてがえ
ば、レベルシフト電圧源ＶLSの電圧値も０．２Ｖとな
り、電源電圧ＶCCとしては、１．１Ｖ以上必要であるこ
とが理解される。
【００４３】このように、本実施の形態の電圧加算回路
において、電源電圧ＶCCは、従来例１と比較して、およ
そ０．５Ｖ低くすることができる。
において、電源電圧ＶCCは、従来例１と比較して、およ
そ０．５Ｖ低くすることができる。
【００４４】また、共通負荷となっている定電流源３
は、ｐｎｐトランジスタで構成されていたとしても、信
号電流が流れることはない。従って、本実施の形態の電
圧加算回路において、周波数特性の劣化は、従来例１と
比較して明らかに少ないものとなる。
は、ｐｎｐトランジスタで構成されていたとしても、信
号電流が流れることはない。従って、本実施の形態の電
圧加算回路において、周波数特性の劣化は、従来例１と
比較して明らかに少ないものとなる。
【００４５】尚、本実施の形態において、第１のバイポ
ーラ・トランジスタＱ１の接続と、第２のバイポーラ・
トランジスタＱ２の接続とを入れ替えれば、電圧減算回
路となることは、言うまでもないことである。
ーラ・トランジスタＱ１の接続と、第２のバイポーラ・
トランジスタＱ２の接続とを入れ替えれば、電圧減算回
路となることは、言うまでもないことである。
【００４６】（第２の実施の形態）本発明の第２の実施
の形態の電圧加算回路について図２を用いて説明する。
の形態の電圧加算回路について図２を用いて説明する。
【００４７】本実施の形態の電圧加算回路は、第１及び
第２のＭＯＳトランジスタＭ１及びＭ２を備えた第１の
ＭＯＳ差動対と、第３及び第４のＭＯＳトランジスタＭ
３及びＭ４を備えた第２のＭＯＳ差動対とを有してい
る。これらの第１及び第２のＭＯＳ差動対は、夫々テー
ル電流１及び２（電流値Ｉ0 ）で駆動される。また、第
３のＭＯＳトランジスタＭ３は、ダイオード接続されて
おり、ドレインを第１のＭＯＳトランジスタＭ１のドレ
インに接続されている。更に、第１及び第３のＭＯＳト
ランジスタＭ１及びＭ３は、テール電流１及び２と等し
い電流値Ｉ0 を有する定電流源３を共通負荷としてい
る。また、第２のＭＯＳトランジスタＭ２のドレイン
は、第４のＭＯＳトランジスタＭ４のドレインと接続さ
れている。更に、第２及び第４のＭＯＳトランジスタの
ドレインには、２対の差動対の整合性を高めるために、
各ＭＯＳトランジスタＭ１〜Ｍ４のドレイン電圧をほぼ
等しくするように、レベルシフト電圧源ＶLSが挿入され
ている。
第２のＭＯＳトランジスタＭ１及びＭ２を備えた第１の
ＭＯＳ差動対と、第３及び第４のＭＯＳトランジスタＭ
３及びＭ４を備えた第２のＭＯＳ差動対とを有してい
る。これらの第１及び第２のＭＯＳ差動対は、夫々テー
ル電流１及び２（電流値Ｉ0 ）で駆動される。また、第
３のＭＯＳトランジスタＭ３は、ダイオード接続されて
おり、ドレインを第１のＭＯＳトランジスタＭ１のドレ
インに接続されている。更に、第１及び第３のＭＯＳト
ランジスタＭ１及びＭ３は、テール電流１及び２と等し
い電流値Ｉ0 を有する定電流源３を共通負荷としてい
る。また、第２のＭＯＳトランジスタＭ２のドレイン
は、第４のＭＯＳトランジスタＭ４のドレインと接続さ
れている。更に、第２及び第４のＭＯＳトランジスタの
ドレインには、２対の差動対の整合性を高めるために、
各ＭＯＳトランジスタＭ１〜Ｍ４のドレイン電圧をほぼ
等しくするように、レベルシフト電圧源ＶLSが挿入され
ている。
【００４８】また、本実施の形態においても、前述の従
来例２と同様に、テール電流１及び２（電流値Ｉ0 ）で
駆動される２つのＭＯＳ差動対を構成する第１乃至第４
のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、及びＭ４の夫
々のドレイン電流ＩD1、ＩD2 、ＩD3、及びＩD4は、
（９）〜（１２）式で示される。
来例２と同様に、テール電流１及び２（電流値Ｉ0 ）で
駆動される２つのＭＯＳ差動対を構成する第１乃至第４
のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、及びＭ４の夫
々のドレイン電流ＩD1、ＩD2 、ＩD3、及びＩD4は、
（９）〜（１２）式で示される。
【００４９】ここで、第１及び第３のトランジスタＭ１
及びＭ３は、テール電流１及び２と等しい電流値Ｉ0 を
有する定電流源３を共通負荷としている。従って、図２
に示される回路においては、（１６）式が成り立つこと
になる。
及びＭ３は、テール電流１及び２と等しい電流値Ｉ0 を
有する定電流源３を共通負荷としている。従って、図２
に示される回路においては、（１６）式が成り立つこと
になる。
【００５０】
【数１６】 この（１６）式、並びに（９）及び（１１）式より、
（１４）式の関係が成り立つ。これより、図２に示され
る回路は、電圧加算（減算）回路であることが理解され
る。
（１４）式の関係が成り立つ。これより、図２に示され
る回路は、電圧加算（減算）回路であることが理解され
る。
【００５１】このような構成を備えた本実施の形態の電
圧加算回路においても、前述の第１の実施の形態と同様
に、従来例２と比較して、電源電圧ＶDDの低電圧化がな
され、周波数特性の改善が図られている。
圧加算回路においても、前述の第１の実施の形態と同様
に、従来例２と比較して、電源電圧ＶDDの低電圧化がな
され、周波数特性の改善が図られている。
【００５２】尚、本実施の形態において、第１のＭＯＳ
トランジスタＭ１の接続と、第２のＭＯＳトランジスタ
Ｍ２の接続とを入れ替えれば、電圧加算回路となること
は、言うまでもないことである。
トランジスタＭ１の接続と、第２のＭＯＳトランジスタ
Ｍ２の接続とを入れ替えれば、電圧加算回路となること
は、言うまでもないことである。
【００５３】
【発明の効果】本発明によれば、定電流源を共通負荷と
して信号を受け渡ししていることにより、周波数特性が
改善された電圧加算回路が得られる。
して信号を受け渡ししていることにより、周波数特性が
改善された電圧加算回路が得られる。
【００５４】また、本発明によれば、カレントミラー回
路よりも動作電圧の低い定電流源を用いていることによ
り、低電圧化が図られた電圧加算回路が得られる。
路よりも動作電圧の低い定電流源を用いていることによ
り、低電圧化が図られた電圧加算回路が得られる。
【図１】本発明の第１の実施の形態の電圧加算回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施の形態の電圧加算（減算）
回路を示す回路図である。
回路を示す回路図である。
【図３】従来例１の電圧加算回路を示す回路図である。
【図４】従来例２の電圧加算（減算）回路を示す回路図
である。
である。
Ｑ１ バイポーラ・トランジスタ Ｑ２ バイポーラ・トランジスタ Ｑ３ バイポーラ・トランジスタ Ｑ４ バイポーラ・トランジスタ １ テール電流 ２ テール電流 ３ 定電流源 ＶLS レベルシフト電圧源 ＶCC 電源電圧 Ｍ１ ＭＯＳトランジスタ Ｍ２ ＭＯＳトランジスタ Ｍ３ ＭＯＳトランジスタ Ｍ４ ＭＯＳトランジスタ ＶDD 電源電圧
Claims (4)
- 【請求項１】 第１及び第２のトランジスタを備え第１
の駆動電流で駆動される第１の差動対と、第３及び第４
のトランジスタを備え前記第１の駆動電流と等しい電流
値を有する第２の駆動電流で駆動される第２の差動対と
を有しており、前記第３のトランジスタがダイオード接
続されており、前記第１及び第２のトランジスタ間に差
動入力電圧が印加され、前記第４のトランジスタに入力
電圧が印加されて、前記差動入力電圧と前記入力電圧と
を加算する電圧加算回路において、 前記第２のトランジスタと前記第３のトランジスタと
は、共通接続されて、該共通接続部を出力端子としてお
り、且つ、前記第１及び第２の駆動電流と等しい電流値
を有する電流源を共通の負荷としていることを特徴とす
る電圧加算回路。 - 【請求項２】 第１及び第２のトランジスタを備え第１
の駆動電流で駆動される第１の差動対と、第３及び第４
のトランジスタを備え前記第１の駆動電流と等しい電流
値を有する第２の駆動電流で駆動される第２の差動対と
を有しており、前記第３のトランジスタがダイオード接
続されており、前記第１及び第２のトランジスタ間に差
動入力電圧が印加され、前記第４のトランジスタに入力
電圧が印加されて、前記差動入力電圧と前記入力電圧と
を加算する電圧加算回路において、 前記第１のトランジスタと前記第３のトランジスタと
は、共通接続されて、該共通接続部を出力端子としてお
り、且つ、前記第１及び第２の駆動電流と等しい電流値
を有する電流源を共通の負荷としていることを特徴とす
る電圧加算回路。 - 【請求項３】 請求項１又は請求項２のいずれかに記載
の電圧加算回路において、 前記第１乃至第４のトランジスタは、バイポーラ・トラ
ンジスタであることを特徴とする電圧加算回路。 - 【請求項４】 請求項１又は請求項２のいずれかに記載
の電圧加算回路において、 前記第１乃至第４のトランジスタは、ＭＯＳトランジス
タであることを特徴とする電圧加算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217223A JP2900995B2 (ja) | 1996-08-19 | 1996-08-19 | 電圧加算回路 |
| US08/914,167 US5909137A (en) | 1996-08-19 | 1997-08-19 | Voltage adder/subtractor circuit with two differential transistor pairs |
| GB9717544A GB2316512B (en) | 1996-08-19 | 1997-08-19 | Voltage adder/subtractor circuit with two differential transistor pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217223A JP2900995B2 (ja) | 1996-08-19 | 1996-08-19 | 電圧加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1063755A JPH1063755A (ja) | 1998-03-06 |
| JP2900995B2 true JP2900995B2 (ja) | 1999-06-02 |
Family
ID=16700783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217223A Expired - Lifetime JP2900995B2 (ja) | 1996-08-19 | 1996-08-19 | 電圧加算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5909137A (ja) |
| JP (1) | JP2900995B2 (ja) |
| GB (1) | GB2316512B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107858A (en) * | 1997-09-26 | 2000-08-22 | Nec Corporation | OTA squarer and hyperbolic sine/cosine circuits using floating transistors |
| US7498769B1 (en) * | 2005-03-04 | 2009-03-03 | National Semiconductor Corporation | Apparatus and method for dual mode battery charger with linear and switched control modes based on operating conditions |
| CN103312266B (zh) * | 2013-05-06 | 2016-01-20 | 北京航空航天大学 | 一种对温度不敏感的环形振荡器的电路的设计 |
| US10175272B2 (en) | 2014-08-26 | 2019-01-08 | Intersil Americas LLC | Remote differential voltage sensing |
| CN106200755A (zh) * | 2016-07-27 | 2016-12-07 | 上海华虹宏力半导体制造有限公司 | 一种电流最大值的电流模电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59103174A (ja) * | 1982-12-03 | 1984-06-14 | Pioneer Electronic Corp | 電圧加算回路 |
| IT1225620B (it) * | 1988-10-06 | 1990-11-22 | Sgs Thomson Microelectronics | Comparatore cmos interamente differenziale a grande risoluzione |
| JPH07109608B2 (ja) * | 1992-10-30 | 1995-11-22 | 日本電気株式会社 | マルチプライヤ |
| JP3037004B2 (ja) * | 1992-12-08 | 2000-04-24 | 日本電気株式会社 | マルチプライヤ |
| CA2111945C (en) * | 1992-12-21 | 1997-12-09 | Katsuji Kimura | Analog multiplier using an octotail cell or a quadritail cell |
| US5712810A (en) * | 1994-06-13 | 1998-01-27 | Nec Corporation | Analog multiplier and multiplier core circuit used therefor |
| US5517134A (en) * | 1994-09-16 | 1996-05-14 | Texas Instruments Incorporated | Offset comparator with common mode voltage stability |
-
1996
- 1996-08-19 JP JP8217223A patent/JP2900995B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-19 US US08/914,167 patent/US5909137A/en not_active Expired - Fee Related
- 1997-08-19 GB GB9717544A patent/GB2316512B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2316512A (en) | 1998-02-25 |
| JPH1063755A (ja) | 1998-03-06 |
| GB2316512B (en) | 2000-10-18 |
| GB9717544D0 (en) | 1997-10-22 |
| US5909137A (en) | 1999-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990217 |